数字信号处理芯片中的高性能算术逻辑单元设计
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题意义及来源 | 第10页 |
| 1.2 DSP 和SIMD 指令的发展史和特点 | 第10-12页 |
| 1.3 DSP 运算通路的研究与发展 | 第12-13页 |
| 1.4 论文安排 | 第13-14页 |
| 第二章 数字信号处理器中ALU 的研究 | 第14-25页 |
| 2.1 数字信号处理运算的特点 | 第14-17页 |
| 2.2 对ALU 电路结构的讨论 | 第17-21页 |
| 2.2.1 对加法逻辑的分析 | 第17页 |
| 2.2.2 ALU 中关键路径的研究 | 第17-21页 |
| 2.3 全定制设计的研究 | 第21-24页 |
| 2.3.1 逻辑复用模块的全定制设计 | 第21-22页 |
| 2.3.2 加法器模块的全定制设计 | 第22-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 数字信号处理器中亚字并行ALU 的设计 | 第25-42页 |
| 3.1 数字信号处理器的基本架构 | 第25页 |
| 3.2 ALU 的基本功能 | 第25-28页 |
| 3.2.1 功能定义 | 第26-27页 |
| 3.2.2 指令以及控制信号定义 | 第27-28页 |
| 3.3 多功能复用的设计 | 第28-32页 |
| 3.3.1 概述 | 第28-29页 |
| 3.3.2 基于真值表的逻辑复用设计 | 第29-31页 |
| 3.3.3 亚字并行功能的设计 | 第31-32页 |
| 3.4 ALU 进位链性能优化设计 | 第32-38页 |
| 3.4.1 CSA 分组策略和改进 | 第32-35页 |
| 3.4.2 对面积、时序和功耗的对比分析 | 第35-37页 |
| 3.4.3 逻辑单元中的一种低功耗设计法 | 第37-38页 |
| 3.5 对亚字并行功能ALU 的验证 | 第38-39页 |
| 3.6 亚字并行功能ALU 的布局布线流程 | 第39-41页 |
| 3.7 本章小结 | 第41-42页 |
| 第四章 基于ROM 的ALU 设计 | 第42-64页 |
| 4.1 基于ROM 的加法器 | 第42-44页 |
| 4.1.1 ROM 的特点 | 第42-44页 |
| 4.1.2 使用ROM 实现全加器的真值表结构 | 第44页 |
| 4.2 基于ROM 的2 位CSA 单元的设计 | 第44-50页 |
| 4.2.1 真值表和对应ROM 结构 | 第45页 |
| 4.2.2 对真值表的化简 | 第45-47页 |
| 4.2.3 电路设计的实现和验证 | 第47-50页 |
| 4.3 基于ROM 的4 位CSA 单元的设计 | 第50-59页 |
| 4.3.1 真值表 | 第50页 |
| 4.3.2 真值表的化简与 ROM 电路的设计 | 第50-51页 |
| 4.3.3 真值表的化简与 ROM 电路的设计 | 第51-59页 |
| 4.3.4 电路设计的验证 | 第59页 |
| 4.4 基于ROM 的设计与传统逻辑设计的对比 | 第59-62页 |
| 4.4.1 对2 位CSA 性能的对比 | 第60页 |
| 4.4.2 对4 位CSA 性能的对比 | 第60-62页 |
| 4.5 基于4 位ROM 的32 位ALU 设计 | 第62-63页 |
| 4.6 本章小结 | 第63-64页 |
| 第五章 总结和展望 | 第64-66页 |
| 5.1 本文工作的总结 | 第64页 |
| 5.2 进一步工作的展望 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 附录 | 第69-70页 |
| 致谢 | 第70-71页 |
| 攻读硕士学位期间已发表的论文 | 第71-74页 |
| 上海交通大学学位论文答辩决议书 | 第74页 |
