基于FPGA的大规模脉冲深度神经网络片上系统设计与研究
| 中文摘要 | 第3-4页 |
| 英文摘要 | 第4页 |
| 1 绪论 | 第7-13页 |
| 1.1 引言 | 第7页 |
| 1.2 研究背景及意义 | 第7-8页 |
| 1.3 研究现状 | 第8-11页 |
| 1.3.1 专用加速计算硬件研究 | 第8-9页 |
| 1.3.2 脉冲神经网络硬件实现 | 第9-11页 |
| 1.4 研究内容及章节安排 | 第11-13页 |
| 2 脉冲深度神经网络 | 第13-33页 |
| 2.1 主流深度神经网络模型与算法 | 第13-17页 |
| 2.1.1 深度置信网络模型与算法 | 第13-15页 |
| 2.1.2 卷积神经网络模型与算法 | 第15-17页 |
| 2.2 脉冲神经网络模型 | 第17-22页 |
| 2.2.1 脉冲响应模型 | 第19页 |
| 2.2.2 累积释放模型 | 第19-21页 |
| 2.2.3 脉冲神经网络模型 | 第21-22页 |
| 2.3 脉冲深度置信网络与算法 | 第22-28页 |
| 2.3.1 脉冲深度置信网络模型 | 第22-25页 |
| 2.3.2 脉冲深度置信网络训练算法 | 第25-28页 |
| 2.4 脉冲卷积神经网络与算法 | 第28-33页 |
| 2.4.1 脉冲卷积神经网络模型 | 第28-30页 |
| 2.4.2 脉冲卷积神经网络训练算法 | 第30-33页 |
| 3 脉冲深度神经网络硬件架构设计 | 第33-47页 |
| 3.1 硬件架构设计思路与指标 | 第33-34页 |
| 3.1.1 硬件架构设计思路 | 第33页 |
| 3.1.2 硬件架构设计关键指标 | 第33-34页 |
| 3.2 索引查找表结构 | 第34-38页 |
| 3.2.1 稀疏前馈型脉冲深度神经网络结构 | 第34-36页 |
| 3.2.2 基于索引查找表的网络存储结构 | 第36-38页 |
| 3.3 脉冲深度神经网络计算协处理器架构 | 第38-40页 |
| 3.3.1 脉冲神经网络处理单元 | 第38-39页 |
| 3.3.2 脉冲深度神经网络计算协处理器架构 | 第39-40页 |
| 3.4 多层次流水线设计 | 第40-45页 |
| 3.4.1 协处理器顶层流水线设计 | 第40-41页 |
| 3.4.2 脉冲神经网络处理单元内部流水线设计 | 第41-44页 |
| 3.4.3 底层子模块流水线设计 | 第44-45页 |
| 3.5 低功耗设计 | 第45-47页 |
| 4 脉冲深度神经网络计算协处理器硬件设计 | 第47-61页 |
| 4.1 脉冲深度神经网络计算协处理器顶层设计 | 第47-48页 |
| 4.2 脉冲神经网络处理单元设计与验证 | 第48-56页 |
| 4.2.1 脉冲神经网络计算单元 | 第49-50页 |
| 4.2.2 事件地址表控制器模块 | 第50-51页 |
| 4.2.3 权值参数表控制器模块 | 第51-53页 |
| 4.2.4 乘累加计算模块 | 第53-54页 |
| 4.2.5 阈值函数计算模块 | 第54-55页 |
| 4.2.6 单元工作状态控制模块 | 第55-56页 |
| 4.3 综合仿真结果及分析 | 第56-61页 |
| 5 协处理器原型系统设计与实现 | 第61-69页 |
| 5.1 原型系统设计 | 第61-65页 |
| 5.1.1 原型系统平台 | 第61-62页 |
| 5.1.2 原型系统软件设计 | 第62-64页 |
| 5.1.3 原型系统集成 | 第64-65页 |
| 5.2 原型系统功能验证和性能测试 | 第65-67页 |
| 5.3 基于深度学习网络的视觉辅助驾驶系统 | 第67-69页 |
| 6 总结与展望 | 第69-71页 |
| 6.1 工作总结 | 第69-70页 |
| 6.2 工作展望 | 第70-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 附录 | 第77页 |
| A. 作者在攻读学位期间申请的专利 | 第77页 |
| B. 作者在攻读学位期间的获奖情况 | 第77页 |
