基于Intel EP80579-VxWorks的互感器合并单元研究
| 摘要 | 第1-8页 |
| Abstract | 第8-9页 |
| 插图索引 | 第9-11页 |
| 第1章 绪论 | 第11-18页 |
| ·课题背景、目的及意义 | 第11-12页 |
| ·合并单元国内外研究现状 | 第12-16页 |
| ·国外新型互感器及其合并单元的研究现状 | 第12-14页 |
| ·国内新型互感器及其合并单元的研究现状 | 第14-16页 |
| ·文章主要研究内容 | 第16-18页 |
| 第2章 合并单元总体设计 | 第18-23页 |
| ·IEC61850 标准简介 | 第18-19页 |
| ·合并单元的定义 | 第19-21页 |
| ·合并单元整体设计 | 第21-22页 |
| ·本章小结 | 第22-23页 |
| 第3章 FPGA 硬件设计 | 第23-39页 |
| ·FPGA 简介 | 第23-24页 |
| ·数据接收同步模块组成 | 第24-26页 |
| ·解码校验模块设计方案 | 第26-31页 |
| ·曼彻斯特解码的设计 | 第26-28页 |
| ·循环冗余校验模块设计 | 第28-31页 |
| ·数据排序模块设计 | 第31-32页 |
| ·数据排序 | 第31页 |
| ·数据并串转换 | 第31-32页 |
| ·同步功能模块设计 | 第32-37页 |
| ·同步功能整体设计 | 第32-35页 |
| ·同步功能实现过程 | 第35-37页 |
| ·本章小结 | 第37-39页 |
| 第4章 嵌入式硬件设计 | 第39-48页 |
| ·嵌入式芯片介绍 | 第39-40页 |
| ·数据处理输出模块组成 | 第40-41页 |
| ·数据处理模块设计 | 第41-43页 |
| ·数据输出模块设计 | 第43-47页 |
| ·数据的以太网帧结构 | 第43-45页 |
| ·数据的以太网发送 | 第45-47页 |
| ·本章小结 | 第47-48页 |
| 第5章 合并单元软件系统及性能测试 | 第48-57页 |
| ·合并单元软件系统方案设计 | 第48-52页 |
| ·VxWorks 系统简介 | 第49-50页 |
| ·VxWorks 在合并单元的应用 | 第50-52页 |
| ·整体性能测试 | 第52-56页 |
| ·合并单元性能MATLAB 测试 | 第52-53页 |
| ·合并单元性能OPNET 测试 | 第53-56页 |
| ·本章小结 | 第56-57页 |
| 结论与展望 | 第57-59页 |
| 参考文献 | 第59-63页 |
| 致谢 | 第63-64页 |
| 附录A 攻读学位期间所发表的学术论文目录 | 第64页 |
