摘要 | 第5-6页 |
abstract | 第6-7页 |
第一章 绪论 | 第11-14页 |
1.1 研究工作的背景与意义 | 第11-12页 |
1.2 国内外研究现状 | 第12页 |
1.3 本文的主要贡献与创新 | 第12-13页 |
1.4 本论文的结构安排 | 第13-14页 |
第二章 5GSPS高分辨率数据采集与处理总体方案设计 | 第14-23页 |
2.1 高速高分辨率采集方案的研究 | 第14-19页 |
2.1.1 高速高分辨率数据采集方案 | 第14-17页 |
2.1.2 JESD串行传输方案的TIADC系统与传统TIADC系统的比较 | 第17-19页 |
2.2 高分辨率采集系统三维映射的研究 | 第19-20页 |
2.3 关键芯片的选型 | 第20-22页 |
2.3.1 模数转换器的选型 | 第20页 |
2.3.2 时钟芯片的选型 | 第20-21页 |
2.3.3 FPGA芯片的选型 | 第21-22页 |
2.4 本章小结 | 第22-23页 |
第三章 基于JESD204串行协议的TIADC架构 | 第23-51页 |
3.1 JESD204协议概述 | 第23-28页 |
3.1.1 JESD接口原理分析 | 第24-25页 |
3.1.2 数据链路的建立与同步 | 第25-28页 |
3.2 JESD204B协议实现确定性延迟 | 第28-35页 |
3.2.1 确定性延迟概述 | 第28-29页 |
3.2.2 JEDEC标准中实现确定性延迟 | 第29-31页 |
3.2.3 FPGA数据采集系统中的确定性延迟的具体实现 | 第31-35页 |
3.3 实现JESD204B协议的TIADC系统 | 第35-50页 |
3.3.1 时钟模块的设计与实现 | 第35-43页 |
3.3.1.1 时钟电路的设计 | 第35-38页 |
3.3.1.2 TIADC系统中采样时钟的产生 | 第38-41页 |
3.3.1.3 SYSREF的产生 | 第41-43页 |
3.3.2 ADC电路以及ADC的配置 | 第43-46页 |
3.3.2.1 ADC前端电路的设计 | 第43-44页 |
3.3.2.2 JESD204B Subclass 1 模式下ADC的设计 | 第44-46页 |
3.3.3 JESD204B核的调试——实现确定性延迟 | 第46-48页 |
3.3.4 JESD204B TIADC系统中重新建立链路 | 第48-50页 |
3.4 本章小结 | 第50-51页 |
第四章 TIADC系统中的误差校正 | 第51-66页 |
4.1 概述 | 第51-52页 |
4.2 数理统计和频谱分析的误差估计方法 | 第52-55页 |
4.2.1 数理统计的偏置误差估计方法 | 第52-53页 |
4.2.2 频谱分析的增益和时间误差估计方法 | 第53-55页 |
4.3 TIADC系统的数字后校正 | 第55-65页 |
4.3.1 偏置与增益误差的校正 | 第55-57页 |
4.3.2 小数延时滤波器的原理 | 第57-58页 |
4.3.3 小数延时滤波器的实现 | 第58-65页 |
4.3.3.1 方案的确立 | 第58-59页 |
4.3.3.2 采用FIR compile实现小数延时滤波器 | 第59-65页 |
4.4 本章小节 | 第65-66页 |
第五章 高分辨率示波器中的三维映射 | 第66-76页 |
5.1 高分辨率示波器中三维映射的分析 | 第66-70页 |
5.2 高分辨率示波器中三维映射的实现 | 第70-75页 |
5.2.1 两片FPGA数据缓存的同步 | 第70-71页 |
5.2.2 三维映射控制器与三维波形数据库的设计 | 第71-74页 |
5.2.3 5GSPS TIADC系统波形捕获率的分析 | 第74-75页 |
5.3 本章小结 | 第75-76页 |
第六章 系统调试及验证 | 第76-85页 |
6.1 两片AD9625采样时钟的调试 | 第76-77页 |
6.2 SYSREF的调试 | 第77-79页 |
6.3 ADC采集的调试 | 第79-80页 |
6.4 5GSPS采集的验证 | 第80-81页 |
6.5 JESD204B IP CORE的调试 | 第81-82页 |
6.6 TIADC系统中误差校正的验证 | 第82-84页 |
6.7 波形捕获率的验证 | 第84-85页 |
第七章 全文总结与展望 | 第85-87页 |
7.1 全文总结 | 第85页 |
7.2 后续工作展望 | 第85-87页 |
致谢 | 第87-88页 |
参考文献 | 第88-91页 |
攻读硕士学位期间取得的成果 | 第91-92页 |