| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第10-13页 |
| 1.1 课题的背景与研究的意义 | 第10-11页 |
| 1.2 国内外研究状况分析 | 第11-12页 |
| 1.3 论文主要研究内容 | 第12-13页 |
| 第2章 SAR ADC概述 | 第13-37页 |
| 2.1 SAR ADC的系统结构 | 第13页 |
| 2.2 SAR ADC的主要模块 | 第13-27页 |
| 2.2.1 采样保持电路 | 第13-14页 |
| 2.2.2 DAC | 第14-19页 |
| 2.2.3 比较器 | 第19-25页 |
| 2.2.4 数字控制部分 | 第25-27页 |
| 2.3 SAR ADC工作原理 | 第27页 |
| 2.4 ADC性能指标 | 第27-32页 |
| 2.4.1 量化噪声 | 第27-28页 |
| 2.4.2 静态特性 | 第28-30页 |
| 2.4.3 动态特性 | 第30-32页 |
| 2.5 Matlab仿真分析 | 第32-36页 |
| 2.5.1 搭建理想SAR ADC模型 | 第32-33页 |
| 2.5.2 DAC mismatch的随机仿真 | 第33页 |
| 2.5.3 比较器offset仿真 | 第33-35页 |
| 2.5.4 比较器offset ＆ DAC mismatch仿真 | 第35-36页 |
| 2.6 本章小结 | 第36-37页 |
| 第3章 用于射频系统的1.2-V 10-MS/s 10-Bit SAR ADC | 第37-64页 |
| 3.1 本章设计的SAR ADC的整体结构 | 第37-38页 |
| 3.2 本设计中ADC的时序说明 | 第38-39页 |
| 3.3 采样电路 | 第39-41页 |
| 3.4 全电容DAC | 第41-47页 |
| 3.5 比较器的设计 | 第47-53页 |
| 3.5.1 前置运放的设计 | 第48-49页 |
| 3.5.2 前置运放的仿真 | 第49-50页 |
| 3.5.3 Latch级的设计 | 第50-51页 |
| 3.5.4 比较器的失调电压 | 第51-52页 |
| 3.5.5 比较器的回踢噪声 | 第52-53页 |
| 3.6 SAR Control模块的设计及时序实现 | 第53-56页 |
| 3.6.1 逻辑模块 | 第53-54页 |
| 3.6.2 开关网络 | 第54-56页 |
| 3.7 版图设计及系统仿真 | 第56-60页 |
| 3.7.1 版图设计 | 第56-58页 |
| 3.7.2 系统仿真 | 第58-60页 |
| 3.8 测试过程及结果 | 第60-63页 |
| 3.8.1 PCB的设计 | 第60-61页 |
| 3.8.2 测试结果 | 第61-63页 |
| 3.9 本章小结 | 第63-64页 |
| 第4章 一个3.3-V 2-MS/s 12-Bit SAR ADC的设计 | 第64-78页 |
| 4.1 本章设计的SAR ADC的整体结构 | 第64-65页 |
| 4.2 ADC的时序说明 | 第65-66页 |
| 4.3 采样电路 | 第66页 |
| 4.4 全电容DAC | 第66-68页 |
| 4.5 比较器的设计 | 第68-70页 |
| 4.5.1 两级预放大级的设计 | 第68-69页 |
| 4.5.2 Latch级的设计 | 第69-70页 |
| 4.5.3 失调电压校准 | 第70页 |
| 4.6 SAR Control模块的设计及时序实现 | 第70-75页 |
| 4.7 版图设计及系统仿真 | 第75-77页 |
| 4.7.1 版图设计 | 第75页 |
| 4.7.2 系统仿真 | 第75-77页 |
| 4.8 本章小结 | 第77-78页 |
| 第5章 结论与展望 | 第78-80页 |
| 5.1 主要结论 | 第78-79页 |
| 5.2 研究展望 | 第79-80页 |
| 参考文献 | 第80-84页 |
| 硕士在读期间研究成果 | 第84页 |
