基于FPGA的多通道高速传输链路的实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·课题背景及意义 | 第7页 |
| ·高速串行传输技术发展现状 | 第7-9页 |
| ·论文组织结构 | 第9-11页 |
| 第二章 系统的硬件设计与实现 | 第11-21页 |
| ·系统的总体设计方案 | 第11-12页 |
| ·PCI Express 总线协议的实现 | 第12-15页 |
| ·DDR3 SDRAM 内存选型 | 第15-17页 |
| ·高速传输链路接口芯片选型 | 第17-19页 |
| ·FPGA 芯片选型 | 第19-20页 |
| ·本章小结 | 第20-21页 |
| 第三章 DDR3 SDRAM 缓存接口设计 | 第21-33页 |
| ·DDR3 缓存接口设计方案 | 第21-22页 |
| ·DDR3 控制器用户接口时序 | 第22-24页 |
| ·DDR3 控制器设计 | 第24-28页 |
| ·DDR3 控制器的结构 | 第24-26页 |
| ·DDR3 控制器设计 | 第26-28页 |
| ·DDR3 上下行 FIFO 设计 | 第28-29页 |
| ·FIFO 控制器设计 | 第29-31页 |
| ·DDR3 时钟模块设计 | 第31-32页 |
| ·本章小结 | 第32-33页 |
| 第四章 高速传输链路接口设计 | 第33-45页 |
| ·高速串行收发器 | 第33-35页 |
| ·功能组成与工作原理 | 第33页 |
| ·8B/10B 编解码 | 第33-34页 |
| ·Comma 检测 | 第34-35页 |
| ·高速传输链路接口通信协议 | 第35-36页 |
| ·发送链路接口数据处理 | 第36-39页 |
| ·数据位宽转换模块设计 | 第36-38页 |
| ·发送协议逻辑设计 | 第38-39页 |
| ·接收链路接口数据处理 | 第39-43页 |
| ·接收缓存模块设计 | 第39-41页 |
| ·数据位宽转换模块设计 | 第41-43页 |
| ·设计中注意的问题 | 第43-44页 |
| ·本章小结 | 第44-45页 |
| 第五章 系统的测试与验证 | 第45-55页 |
| ·DDR3 缓存接口性能测试 | 第45-47页 |
| ·DDR3 接口写操作测试 | 第45-46页 |
| ·DDR3 接口读操作测试 | 第46页 |
| ·DDR3 接口整体测试 | 第46-47页 |
| ·高速传输链路接口性能测试 | 第47-49页 |
| ·TLK2711 环路传输测试 | 第47-48页 |
| ·发送数据位宽转换测试 | 第48-49页 |
| ·接收数据位宽转换测试 | 第49页 |
| ·系统整体性能测试 | 第49-53页 |
| ·系统传输带宽测试 | 第50-52页 |
| ·系统误码率测试 | 第52-53页 |
| ·本章小结 | 第53-55页 |
| 结束语 | 第55-57页 |
| 致谢 | 第57-59页 |
| 参考文献 | 第59-61页 |
| 硕士期间研究成果 | 第61-62页 |
