| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 目录 | 第7-10页 |
| 第1章 绪论 | 第10-21页 |
| ·课题来源及研究的目的和意义 | 第10-11页 |
| ·国内外研究现状分析 | 第11-19页 |
| ·矩阵分解算法研究现状 | 第11-13页 |
| ·矩阵分解的硬件计算方法研究现状 | 第13-15页 |
| ·典型矩阵分解的 FPGA 计算方法研究现状 | 第15-19页 |
| ·本文的研究内容与结构 | 第19-21页 |
| 第2章 Xilinx 平台典型矩阵分解架构设计 | 第21-31页 |
| ·需求分析及硬件平台选型 | 第21-23页 |
| ·设计需求分析 | 第21-22页 |
| ·硬件平台选型 | 第22-23页 |
| ·基于 FPGA 的矩阵分解模型构建 | 第23-28页 |
| ·矩阵分解架构模型 | 第23-24页 |
| ·片上 IP 设计及互连 | 第24-28页 |
| ·矩阵分解 FPGA 实现设计流程 | 第28-29页 |
| ·本章小结 | 第29-31页 |
| 第3章 面向 QR 分解的 FPGA 计算设计模式研究 | 第31-56页 |
| ·基于初等运算的 QR 分解算法原理 | 第31-33页 |
| ·QR 分解算法任务划分 | 第33-34页 |
| ·QR 分解系统搭建 | 第34-37页 |
| ·数据流分析及主要参数确定 | 第34-36页 |
| ·QR 分解系统结构 | 第36-37页 |
| ·QR 分解算法计算部分设计 | 第37-45页 |
| ·矩阵乘法模块 | 第37-40页 |
| ·矩阵初等变换模块 | 第40-44页 |
| ·数据选择模块 | 第44-45页 |
| ·QR 分解控制部分设计 | 第45-51页 |
| ·定制计算模式控制部分设计 | 第45-48页 |
| ·软硬件协同设计模式控制部分设计 | 第48-51页 |
| ·性能对比及分析 | 第51-55页 |
| ·实验环境及测试数据集 | 第51-52页 |
| ·浮点运算 IP 核及存储器 IP 核设定 | 第52页 |
| ·硬件资源占用情况分析 | 第52-54页 |
| ·QR 分解计算性能对比 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 第4章 基于大规模矩阵分解的最小二乘问题求解 | 第56-80页 |
| ·引言 | 第56页 |
| ·线性最小二乘问题的求解与计算 | 第56-58页 |
| ·大规模矩阵改进 Cholesky 分解模块设计 | 第58-69页 |
| ·改进 Cholesky 分解算法原理 | 第58页 |
| ·改进 Cholesky 分解存储层次划分 | 第58-60页 |
| ·改进 Cholesky 分解整体结构设计 | 第60-61页 |
| ·分解算法 IP 核设计 | 第61-66页 |
| ·实验与分析 | 第66-69页 |
| ·大规模矩阵 LU 分解模块设计 | 第69-74页 |
| ·LU 分解算法原理 | 第69页 |
| ·LU 分解存储层次划分 | 第69-70页 |
| ·LU 分解结构设计 | 第70-71页 |
| ·LU 分解计算流程及控制模块设计 | 第71-73页 |
| ·实验与分析 | 第73-74页 |
| ·三角线性方程组求解模块设计 | 第74-75页 |
| ·测试性能对比 | 第75-79页 |
| ·实验环境及测试数据集 | 第75-76页 |
| ·浮点运算 IP 核及存储器 IP 核设定 | 第76页 |
| ·对称正定阵线性最小二乘问题求解性能对比 | 第76-77页 |
| ·非对称正定阵线性最小二乘问题求解性能对比 | 第77-79页 |
| ·本章小结 | 第79-80页 |
| 结论与展望 | 第80-82页 |
| 参考文献 | 第82-89页 |
| 攻读学位期间发表的学术论文及发明专利 | 第89-91页 |
| 致谢 | 第91页 |