| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第一章 绪论 | 第10-23页 |
| ·研究背景及意义 | 第10-13页 |
| ·国内外研究概述 | 第13-21页 |
| ·LDPC 解码算法研究概述 | 第13-19页 |
| ·LDPC 解码器硬件实现研究概述 | 第19-21页 |
| ·论文主要内容及结构安排 | 第21-23页 |
| 第二章 LDPC 码及其解码算法 | 第23-37页 |
| ·CMMB 系统中的 LDPC 码 | 第23-25页 |
| ·LDPC 和积解码算法及其优化算法 | 第25-32页 |
| ·和积解码算法 | 第25-28页 |
| ·降低计算复杂度的优化算法 | 第28-29页 |
| ·提高解码速度的优化算法 | 第29-31页 |
| ·解码算法仿真与性能比较 | 第31-32页 |
| ·线性规划解码算法及其优化 | 第32-36页 |
| ·本章小结 | 第36-37页 |
| 第三章 LDPC 解码器的架构设计及 ASIC 实现 | 第37-68页 |
| ·解码器关键参数设计 | 第37-44页 |
| ·解码算法的选择 | 第37-38页 |
| ·归一化因子的选取 | 第38-39页 |
| ·最大迭代次数的选取 | 第39-40页 |
| ·量化方案的选取 | 第40-43页 |
| ·并行度的选取 | 第43-44页 |
| ·解码器架构设计 | 第44-57页 |
| ·解码器的总体架构 | 第44-47页 |
| ·存储模块设计 | 第47-51页 |
| ·信息处理模块设计 | 第51-53页 |
| ·CTV 信息更新单元设计 | 第53-55页 |
| ·信息置换网络模块设计 | 第55-57页 |
| ·解码器 FPGA 验证及 ASIC 实现 | 第57-67页 |
| ·解码器的接口介绍 | 第57-58页 |
| ·测试平台的搭建及验证结果 | 第58-61页 |
| ·DC 综合及结果 | 第61-63页 |
| ·流片及其测试结果 | 第63-67页 |
| ·本章小结 | 第67-68页 |
| 第四章 一种新型的存储高效 LDPC 解码算法及架构设计 | 第68-82页 |
| ·校验节点自更新算法的推导 | 第68-73页 |
| ·验节点自更新算法的描述及其性能优势 | 第73-76页 |
| ·基于校验节点自更新算法的硬件设计及性能分析 | 第76-81页 |
| ·本章小结 | 第81-82页 |
| 总结 | 第82-84页 |
| 参考文献 | 第84-90页 |
| 攻读硕士学位期间取得的研究成果 | 第90-91页 |
| 致谢 | 第91-92页 |
| 附件 | 第92页 |