DSP中高速低功耗SRAM的研究与设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-17页 |
| ·引言 | 第7页 |
| ·半导体储存器分类 | 第7-10页 |
| ·非挥发性存储器 | 第8-9页 |
| ·挥发性存储器 | 第9-10页 |
| ·SRAM 存储器 | 第10-14页 |
| ·SRAM 存储单元结构 | 第10-11页 |
| ·SRAM 存储单元稳定性研究 | 第11-13页 |
| ·SRAM 存储器的系统结构 | 第13-14页 |
| ·DSP 中SRAM 设计发展趋势及面临的挑战 | 第14-15页 |
| ·本论文的主要工作 | 第15-17页 |
| 第二章 SRAM 存储器模块的系统介绍 | 第17-24页 |
| ·模块的系统架构 | 第17-18页 |
| ·系统总体描述 | 第17页 |
| ·系统结构框图 | 第17-18页 |
| ·模块引脚说明 | 第18-19页 |
| ·工艺描述和电气参数 | 第19-20页 |
| ·模块的性能和时序 | 第20-22页 |
| ·读操作 | 第20-21页 |
| ·写操作 | 第21页 |
| ·数据保持功能 | 第21-22页 |
| ·高阻状态 | 第22页 |
| ·本章小结 | 第22-24页 |
| 第三章 SRAM 模块的具体电路设计 | 第24-63页 |
| ·SRAM 存储单元设计 | 第24-34页 |
| ·SRAM 单元设计难点 | 第24-28页 |
| ·几种有效提高稳定性的技术 | 第28-29页 |
| ·新型9T 单元的优化设计 | 第29-32页 |
| ·9T 存储单元优化结果分析 | 第32-34页 |
| ·存储阵列设计 | 第34-35页 |
| ·译码电路设计 | 第35-45页 |
| ·译码电路整体描述 | 第36页 |
| ·译码技术的分析与研究 | 第36-40页 |
| ·行译码电路设计 | 第40-43页 |
| ·列译码电路设计 | 第43-45页 |
| ·灵敏放大器设计 | 第45-55页 |
| ·灵敏放大器结构选择 | 第46-49页 |
| ·灵敏放大器电路设计 | 第49-53页 |
| ·仿真验证 | 第53-55页 |
| ·读写控制电路设计 | 第55-57页 |
| ·存储器整体仿真验证 | 第57-62页 |
| ·本章小结 | 第62-63页 |
| 第四章 版图设计与后仿真 | 第63-69页 |
| ·电路版图设计 | 第63-65页 |
| ·版图设计的总体考虑 | 第63-64页 |
| ·具体版图设计 | 第64-65页 |
| ·SRAM 整体电路后仿真 | 第65-68页 |
| ·本章小结 | 第68-69页 |
| 第五章 总结与展望 | 第69-71页 |
| ·论文工作总结 | 第69-70页 |
| ·深入工作设想 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-75页 |
| 附录：作者在攻读硕士学位期间发表的论文 | 第75页 |
