| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 1 绪论 | 第8-15页 |
| ·基于FPGA 的动态可重构系统 | 第8-11页 |
| ·国内外研究现状 | 第11-13页 |
| ·本项目的研究目的和意义 | 第13-15页 |
| 2 基于FPGA 的嵌入式AES 加解密系统的设计 | 第15-26页 |
| ·Virtex5 系列 FPGA 芯片 | 第15-18页 |
| ·嵌入式系统的设计开发流程 | 第18-22页 |
| ·AES 加解密算法协处理器 | 第22-25页 |
| ·本章小结 | 第25-26页 |
| 3 AES 加解密算法协处理器的重构 | 第26-44页 |
| ·部分可重构 | 第26-28页 |
| ·设计概要及流程选择 | 第28-32页 |
| ·基于FSL 接口的AES 加密算法协处理器 | 第32-37页 |
| ·部分可重构的实现 | 第37-43页 |
| ·本章小结 | 第43-44页 |
| 4 可重构系统的动态自重构 | 第44-58页 |
| ·动态可重构 | 第44-45页 |
| ·动态的自我重构 | 第45-50页 |
| ·配置文件的存储 | 第50-53页 |
| ·测试验证 | 第53-57页 |
| ·本章小结 | 第57-58页 |
| 5 总结与展望 | 第58-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-63页 |