基于DDS+PLL的L-Band频率合成器设计
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-12页 |
| 第一章 绪论 | 第12-18页 |
| ·选题背景和意义 | 第12-13页 |
| ·频率合成技术介绍 | 第13-17页 |
| ·频率合成器的指标 | 第13-14页 |
| ·频率合成技术发展 | 第14-16页 |
| ·频率合成器国内外发展状况 | 第16-17页 |
| ·论文的主要内容 | 第17-18页 |
| 第二章 直接数字频率合成技术原理 | 第18-34页 |
| ·DDS的基本原理 | 第18-20页 |
| ·DDS的结构 | 第20-24页 |
| ·相位累加器 | 第20页 |
| ·正弦查找表 | 第20-24页 |
| ·数模转换器 | 第24页 |
| ·DDS的频谱分析 | 第24-32页 |
| ·理想DDS的频谱分析 | 第25-26页 |
| ·非理想DDS的频谱分析 | 第26-31页 |
| ·改善DDS杂散的措施 | 第31-32页 |
| ·本章小结 | 第32-34页 |
| 第三章 锁相环频率合成技术原理 | 第34-56页 |
| ·锁相环的组成和基本原理 | 第34-43页 |
| ·锁相环原理简述 | 第34-35页 |
| ·锁相环的结构 | 第35-40页 |
| ·锁相环的基本方程 | 第40-43页 |
| ·锁相环路的线性分析 | 第43-47页 |
| ·线性化概念 | 第43页 |
| ·锁相环路的传递函数 | 第43-47页 |
| ·锁相环的稳定性 | 第47页 |
| ·锁相环的工作过程 | 第47-51页 |
| ·环路工作的定性说明 | 第47-48页 |
| ·锁相环路线性性能分析 | 第48-49页 |
| ·锁相环路非线性性能分析 | 第49-51页 |
| ·锁相环的的噪声特性 | 第51-54页 |
| ·锁相环的噪声模型 | 第51页 |
| ·环路对输入噪声的低通特性 | 第51-53页 |
| ·环路对VCO噪声的高通特性 | 第53页 |
| ·带内相位噪声估算 | 第53-54页 |
| ·本章小结 | 第54-56页 |
| 第四章 频率合成器方案设计和器件选取 | 第56-66页 |
| ·DDS+PLL的频率合成方案 | 第56-59页 |
| ·DDS直接激励PLL方案 | 第56-57页 |
| ·PLL内嵌DDS混合方案 | 第57-58页 |
| ·DDS和PLL输出混频方案 | 第58-59页 |
| ·L-BAND信号源方案设计 | 第59-61页 |
| ·基本设计要求 | 第59页 |
| ·系统设计方案 | 第59-61页 |
| ·芯片选型 | 第61-64页 |
| ·芯片选择 | 第61-62页 |
| ·主要芯片介绍 | 第62-64页 |
| ·本章小结 | 第64-66页 |
| 第五章 系统电路设计和调试 | 第66-92页 |
| ·硬件电路设计 | 第66-73页 |
| ·系统总体结构 | 第66-67页 |
| ·各部分电路设计 | 第67-72页 |
| ·布局布线和PCB制板 | 第72-73页 |
| ·控制电路的VHDL编程 | 第73-80页 |
| ·功能介绍和模块划分 | 第73-74页 |
| ·各模块编程简介 | 第74-80页 |
| ·关键参数计算和仿真 | 第80-83页 |
| ·参数计算 | 第80-82页 |
| ·软件仿真 | 第82-83页 |
| ·本节小结 | 第83页 |
| ·系统调试和实验结果 | 第83-90页 |
| ·电路调试 | 第83-84页 |
| ·实验结果 | 第84-88页 |
| ·结果分析和总结 | 第88-90页 |
| ·本章小结 | 第90-92页 |
| 第六章 结束语 | 第92-94页 |
| ·本文总结 | 第92页 |
| ·下一步工作 | 第92-94页 |
| 参考文献 | 第94-98页 |
| 附录 | 第98-102页 |
| 附录一: DDS部分设计原理图 | 第98页 |
| 附录二: PLL及输出部分设计原理图 | 第98-99页 |
| 附录三: 控制部分设计原理图 | 第99页 |
| 附录四: 电源部分设计原理图 | 第99-100页 |
| 附录五: PCB版图 | 第100-101页 |
| 附录六: 频率合成器实物图 | 第101-102页 |
| 缩略语索引 | 第102-104页 |
| 作者攻读硕士学位期间发表的论文 | 第104-106页 |
| 致谢 | 第106页 |
