| 摘要 | 第1-6页 |
| Abstract | 第6-13页 |
| 第1章 绪论 | 第13-19页 |
| ·可重构计算技术概述 | 第13-15页 |
| ·可重构计算技术定义 | 第13-14页 |
| ·可重构计算体系结构 | 第14页 |
| ·可重构计算技术应用 | 第14-15页 |
| ·部分重构技术概述 | 第15-16页 |
| ·静态重构 | 第15页 |
| ·动态重构 | 第15-16页 |
| ·本文主要工作 | 第16-18页 |
| ·本文组织结构 | 第18-19页 |
| 第2章 可重构计算技术基础 | 第19-32页 |
| ·可重构逻辑器件的基本技术 | 第19-21页 |
| ·可重构逻辑器件的编程原理 | 第19-20页 |
| ·可重构逻辑器件的分类 | 第20-21页 |
| ·实验环境介绍 | 第21-31页 |
| ·Xilinx Virtex-II Pro FPGA | 第21-26页 |
| ·XUP Virtex-II Pro 开发系统 | 第26-27页 |
| ·平台重要组件 | 第27-31页 |
| ·小结 | 第31-32页 |
| 第3章 基于模块化设计的部分重构方法 | 第32-39页 |
| ·部分重构的设计技术 | 第32-33页 |
| ·模块化设计流程 | 第33-38页 |
| ·模块HDL 设计和综合 | 第34页 |
| ·初始预算 | 第34-35页 |
| ·模块激活 | 第35-36页 |
| ·合并阶段 | 第36-37页 |
| ·配置数据的生成 | 第37-38页 |
| ·配置数据的转化及下载 | 第38页 |
| ·小结 | 第38-39页 |
| 第4章 过程级动态部分重构系统设计与实现 | 第39-66页 |
| ·过程级动态部分重构系统 | 第39页 |
| ·过程级动态部分重构系统的关键技术研究 | 第39-56页 |
| ·系统开发流程 | 第39-41页 |
| ·模块划分 | 第41-50页 |
| ·模块通信 | 第50-56页 |
| ·过程级动态部分重构系统的设计 | 第56-63页 |
| ·系统硬件设计 | 第56-60页 |
| ·系统实现流程 | 第60-63页 |
| ·实验结果分析 | 第63-65页 |
| ·小结 | 第65-66页 |
| 结论和展望 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 致谢 | 第72-73页 |
| 附录A 读研期间发表学术论文和参与科研项目 | 第73-74页 |
| 附录B 系统部分约束文件 | 第74-75页 |
| 附录C 基于 Slice 的总线宏 XDL 语言实现 | 第75-77页 |
| 附录D 系统片上存储器文件引用层次 | 第77-78页 |
| 附录E 常见问题 | 第78-79页 |