| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-8页 |
| 第一章 绪论 | 第8-14页 |
| ·光纤纵联差动保护简介 | 第8-9页 |
| ·光端机的数字激光收发器 | 第9-11页 |
| ·数字激光发送机 | 第9-10页 |
| ·数字激光接收机 | 第10-11页 |
| ·光端机数字信号处理器 | 第11-12页 |
| ·设计中用到的编程语言和计算机工具 | 第12-13页 |
| ·论文内容安排 | 第13-14页 |
| 第二章 电发送机模块设计 | 第14-22页 |
| ·线路码型和编码方式 | 第14-15页 |
| ·线路码型 | 第14页 |
| ·线路编码方式 | 第14-15页 |
| ·时钟模块 | 第15页 |
| ·编码模块 | 第15-21页 |
| ·编码时钟生成模块 | 第16-17页 |
| ·低位比特生成模块 | 第17-18页 |
| ·高位比特生成模块 | 第18-19页 |
| ·比特组合模块 | 第19-21页 |
| ·电发送机仿真 | 第21页 |
| ·本章小结 | 第21-22页 |
| 第三章 全数字锁相环设计 | 第22-40页 |
| ·全数字锁相环模块输入输出模型 | 第22页 |
| ·全数字锁相环的结构原理 | 第22-24页 |
| ·异或门鉴相器 | 第23-24页 |
| ·模 K计数器 | 第24页 |
| ·频率调节器 | 第24页 |
| ·N分频计数器 | 第24页 |
| ·数字锁相环的工作过程 | 第24-25页 |
| ·全数字锁相环数学模型 | 第25-27页 |
| ·数字锁相环的性能分析 | 第27-29页 |
| ·输入信号中混有噪声时锁相环性能分析 | 第29-31页 |
| ·锁相环各功能模块功能仿真 | 第31-36页 |
| ·异或门鉴相器 | 第31-32页 |
| ·数字环形滤波器 | 第32-33页 |
| ·全数字振荡器 | 第33-36页 |
| ·N分频器 | 第36页 |
| ·锁相环性能分析 | 第36-39页 |
| ·本章小结 | 第39-40页 |
| 第四章 电接收机模块设计 | 第40-46页 |
| ·数据恢复模块 | 第40-41页 |
| ·译码模块 | 第41-43页 |
| ·检错模块 | 第43-45页 |
| ·电接收机功能仿真 | 第45页 |
| ·本章小结 | 第45-46页 |
| 第五章 可编程逻辑综合及其性能分析 | 第46-50页 |
| ·EPM 7064S-5的资源 | 第46-47页 |
| ·综合结果 | 第47页 |
| ·电路的RTL视图 | 第47-48页 |
| ·可编程逻辑功能仿真 | 第48-49页 |
| ·结论 | 第49页 |
| ·本章小结 | 第49-50页 |
| 第六章 接口转换电路设计 | 第50-61页 |
| 概述 | 第50-51页 |
| ·电路配置方案 | 第51-55页 |
| ·协议的选择 | 第51-52页 |
| ·时钟模式的选择 | 第52-53页 |
| ·总线方式选择 | 第53页 |
| ·级联方式选择 | 第53页 |
| ·SAB82532的中断源 | 第53-54页 |
| ·SAB82532内部寄存器设置 | 第54页 |
| ·硬件原理图 | 第54-55页 |
| ·电路运行过程 | 第55-60页 |
| ·DSP数据发送程序 | 第56-57页 |
| ·DSP接收中断处理程序 | 第57-58页 |
| ·装置时钟同步 | 第58-60页 |
| ·本章小结 | 第60-61页 |
| 第七章 结论与提高 | 第61-62页 |
| ·论文总结 | 第61页 |
| ·提高与展望 | 第61-62页 |
| 参考文献 | 第62-64页 |
| 发表论文 | 第64-65页 |
| 致谢 | 第65-66页 |
| 附录 | 第66-78页 |
| F1 光端机数字信号处理器可编程逻辑模块 RTL视图 | 第66-69页 |
| F2 数字锁相环性能分析仿真图 | 第69-70页 |
| F3 可编程逻辑综合仿真 | 第70-74页 |
| F4 接口转换电路原理图 | 第74-75页 |
| F5 接收中断处理程序流程图 | 第75-76页 |
| F6 装置采样同步处理程序流程图 | 第76-77页 |
| F7 电路实物图 | 第77-78页 |