64位高性能微处理器中存储管理单元的研究与实现
| 摘要 | 第1-7页 |
| ABSTRACT | 第7-8页 |
| 目录 | 第8-11页 |
| 第1章 绪论 | 第11-14页 |
| ·概述 | 第11-12页 |
| ·主要工作及创新点 | 第12-13页 |
| ·论文结构 | 第13-14页 |
| 第2章 虚拟存储系统 | 第14-26页 |
| ·虚拟地址的作用 | 第14-15页 |
| ·虚实地址的映射 | 第15-20页 |
| ·页式管理 | 第16-18页 |
| ·段式管理 | 第18-19页 |
| ·段页式管理 | 第19-20页 |
| ·快速地址转换技术 | 第20-21页 |
| ·地址保护机制 | 第21-23页 |
| ·处理缺页和TLB缺失 | 第23-24页 |
| ·页面替换算法 | 第24-25页 |
| ·页面大小的选择 | 第25-26页 |
| 第3章 存储管理单元的结构 | 第26-46页 |
| ·与存储管理单元相关的模块 | 第26-27页 |
| ·流水线结构 | 第27-28页 |
| ·实现功能 | 第28-29页 |
| ·三种操作模式 | 第29-36页 |
| ·用户模式下的虚拟寻址 | 第30-31页 |
| ·管理模式下的虚拟寻址 | 第31-32页 |
| ·核心模式下的虚拟寻址 | 第32-36页 |
| ·地址转换旁路缓冲存储器 | 第36-37页 |
| ·联合地址转换旁路缓冲存储器 | 第36-37页 |
| ·指令地址转换旁路缓冲存储器 | 第37页 |
| ·数据地址转换旁路缓冲存储器 | 第37页 |
| ·与MMU有关的寄存器 | 第37-41页 |
| ·TLB指令集 | 第41页 |
| ·TLB异常 | 第41-42页 |
| ·地址转换过程 | 第42-46页 |
| 第4章 存储管理单元的设计 | 第46-81页 |
| ·设计流程 | 第46页 |
| ·代码及逻辑验证 | 第46-48页 |
| ·电路设计 | 第48-78页 |
| ·深亚微米工艺下电路设计 | 第48-55页 |
| ·PMOS管和NMOS管的尺寸比 | 第48-50页 |
| ·深亚微米的一些效应 | 第50-52页 |
| ·减少电路延时的方法 | 第52-55页 |
| ·减少功耗的方法 | 第55页 |
| ·MMU总体电路结构 | 第55-57页 |
| ·电路逻辑验证 | 第57页 |
| ·DTLB电路设计 | 第57-66页 |
| ·组织结构 | 第57-58页 |
| ·功能描述 | 第58-60页 |
| ·电路实现 | 第60-63页 |
| ·电路时延仿真 | 第63-66页 |
| ·ITLB电路设计 | 第66-72页 |
| ·组织结构 | 第66-67页 |
| ·功能描述 | 第67-68页 |
| ·电路实现 | 第68-70页 |
| ·电路时延仿真 | 第70-72页 |
| ·JTLB电路设计 | 第72-78页 |
| ·组织结构 | 第72-73页 |
| ·功能描述 | 第73-74页 |
| ·电路实现 | 第74-76页 |
| ·电路时延仿真 | 第76-78页 |
| ·控制部分电路 | 第78页 |
| ·版图设计 | 第78-81页 |
| ·版图绘制 | 第78-80页 |
| ·版图验证 | 第80-81页 |
| 第5章 总结与展望 | 第81-83页 |
| ·论文工作总结 | 第81页 |
| ·后续工作展望 | 第81-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 个人简历 在读期间发表的学术论文与研究成果 | 第86页 |
