32位RISC CPU运算模块的设计及可测性设计
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 目录 | 第7-9页 |
| 第1章 绪论 | 第9-15页 |
| ·研究背景 | 第9-11页 |
| ·运算模块的设计问题 | 第11-12页 |
| ·可测性设计技术的发展 | 第12-14页 |
| ·本文的主要内容 | 第14-15页 |
| 第2章 CPU系统结构设计 | 第15-28页 |
| ·集成电路设计方法 | 第15-18页 |
| ·芯片自上而下设计流程 | 第15-16页 |
| ·硬件描述语言的选择 | 第16-17页 |
| ·开发工具及工艺库的选择 | 第17-18页 |
| ·CPU设计基础 | 第18-25页 |
| ·总线结构 | 第18-19页 |
| ·指令系统 | 第19-23页 |
| ·流水线 | 第23-25页 |
| ·总体结构设计 | 第25-27页 |
| ·本章小结 | 第27-28页 |
| 第3章 运算模块设计 | 第28-60页 |
| ·运算模块结构设计 | 第28-29页 |
| ·桶式移位器设计 | 第29-33页 |
| ·全译码实现桶式移位器 | 第29-30页 |
| ·部分译码实现桶式移位器 | 第30-32页 |
| ·桶式移位器综合结果比较和仿真 | 第32-33页 |
| ·算术逻辑单元设计 | 第33-42页 |
| ·算术逻辑单元传统设计方法 | 第33页 |
| ·资源共享的算术逻辑单元设计方案 | 第33-35页 |
| ·基于资源共享的算术逻辑单元设计 | 第35-37页 |
| ·加法器设计 | 第37-41页 |
| ·CLZ电路设计 | 第41-42页 |
| ·算术逻辑单元的综合结果和仿真 | 第42页 |
| ·乘法器设计 | 第42-53页 |
| ·简单的移位乘法器 | 第43-44页 |
| ·串行累加阵列乘法器设计 | 第44-45页 |
| ·串行累加阵列乘法器的仿真 | 第45-46页 |
| ·布斯阵列乘法器设计 | 第46-53页 |
| ·布斯乘法器的仿真 | 第53页 |
| ·两种乘法器综合结果比较 | 第53页 |
| ·使用SYNOPSYS综合运算模块 | 第53-57页 |
| ·运算模块的测试结果 | 第57-59页 |
| ·本章小结 | 第59-60页 |
| 第4章 可测性设计 | 第60-73页 |
| ·现代可测性设计方法 | 第60-68页 |
| ·基于扫描的可测性设计 | 第60-61页 |
| ·基于BIST的可测性设计 | 第61-63页 |
| ·基于边界扫描的可测性设计 | 第63-68页 |
| ·可测性设计方案 | 第68-71页 |
| ·BILBO测试设计 | 第68-69页 |
| ·边界扫描设计 | 第69-71页 |
| ·可测性设计结果 | 第71页 |
| ·本章小结 | 第71-73页 |
| 第5章 总结 | 第73-75页 |
| ·论文成果和创新之处 | 第73-74页 |
| ·后续工作的建议 | 第74-75页 |
| 参考文献 | 第75-78页 |
| 附录A 攻读学位期间所发表的学术论文目录 | 第78-79页 |
| 致谢 | 第79页 |
