数字IP软核RTL级设计方法研究
致谢 | 第1-6页 |
中文摘要 | 第6-7页 |
ABSTRACT | 第7-11页 |
1 引言 | 第11-15页 |
·研究的背景和意义 | 第11-12页 |
·国际国内研究现状 | 第12页 |
·本论文的主要任务 | 第12-13页 |
·论文的组织结构 | 第13-15页 |
2 SoC设计与IP软核基本概述 | 第15-23页 |
·SoC特点 | 第15-16页 |
·SoC基本结构 | 第16-17页 |
·SoC设计方法 | 第17-18页 |
·IP软核 | 第18-23页 |
·IP软核设计流程 | 第18-19页 |
·IP软核产品化 | 第19-20页 |
·IP软核标准化 | 第20-23页 |
3 IP软核RTL级设计方法研究 | 第23-45页 |
·RTL级设计 | 第23页 |
·设计说明 | 第23-24页 |
·模块划分 | 第24-25页 |
·基本设计方法 | 第25-28页 |
·结构逻辑设计方法 | 第25-26页 |
·随机逻辑设计方法 | 第26-28页 |
·面向综合的RTL级编码方法研究 | 第28-35页 |
·基本逻辑电路单元HDL描述 | 第28-31页 |
·RTL级编码方式对综合结果影响 | 第31-33页 |
·RTL级编码规范研究 | 第33-35页 |
·RTL级设计方法技巧研究 | 第35-43页 |
·状态机的编写 | 第36-38页 |
·信号的跨时钟域处理 | 第38-41页 |
·复位信号处理 | 第41-43页 |
·RTL级设计其它考虑 | 第43-45页 |
4 逻辑综合 | 第45-59页 |
·逻辑综合流程 | 第45-54页 |
·工艺库的设定 | 第46-47页 |
·设计的读入 | 第47页 |
·作环境设置 | 第47-50页 |
·设计的约束设置 | 第50-54页 |
·设计编译 | 第54-55页 |
·自底向上策略 | 第54-55页 |
·自顶向下策略 | 第55页 |
·综合结果分析与保存 | 第55-59页 |
·分析设计问题 | 第55-56页 |
·分析时间问题 | 第56-59页 |
5 微处理器设计 | 第59-71页 |
·微处理器指令集 | 第59-61页 |
·MCS-51指令集 | 第60-61页 |
·微处理器设计方法 | 第61-66页 |
·数据通路设计 | 第61-64页 |
·控制通路设计 | 第64-66页 |
·8bit微处理器典型结构 | 第66-69页 |
·MCS-51系列微处理器结构 | 第67-68页 |
·PIC16系列微处理器结构 | 第68-69页 |
·微处理器IP软核验证方法 | 第69-71页 |
·测试平台搭建 | 第69-70页 |
·微处理器IP软核验证平台搭建 | 第70-71页 |
6 8051 IP软核设计和改进应用 | 第71-107页 |
·8051 IP软核的分析与改进研究 | 第71-74页 |
·8051 IP软核模块划分 | 第71-73页 |
·8051 IP软核特点 | 第73页 |
·内部ROM改进设计 | 第73-74页 |
·8051 IP软核功能验证 | 第74-81页 |
·各子模块测试 | 第74-80页 |
·8051 IP软核整体功能验证 | 第80-81页 |
·8051 IP软核改进应用 | 第81页 |
·系统整体结构 | 第81-82页 |
·设计流程 | 第82页 |
·设计说明与模块划分 | 第82-84页 |
·设计说明 | 第82-83页 |
·模块划分与描述 | 第83-84页 |
·时钟分频模块的设计 | 第84-85页 |
·外部ROM接口模块设计 | 第85-86页 |
·数模接口模块设计 | 第86-88页 |
·软件程序的开发 | 第88-92页 |
·功能仿真 | 第92-95页 |
·8051IP软核逻辑综合 | 第95-99页 |
·时钟和异步信号约束 | 第95-96页 |
·ROM和RAM综合处理 | 第96页 |
·选择综合策略 | 第96页 |
·结果分析 | 第96-99页 |
·时序验证 | 第99-104页 |
·FPGA平台验证 | 第99-101页 |
·网表验证 | 第101-104页 |
·版图 | 第104-107页 |
7 结论 | 第107-109页 |
·总结 | 第107页 |
·展望 | 第107-109页 |
参考文献 | 第109-111页 |
作者简历 | 第111-115页 |
学位论文数据集 | 第115页 |