6GSPS并行数据采集系统硬件设计
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 前言 | 第9-15页 |
| ·研究的目的和意义 | 第9-10页 |
| ·数据采集系统的概述与需求 | 第10-14页 |
| ·数据采集系统概述 | 第10页 |
| ·数据采集系统基本组成 | 第10-12页 |
| ·数据采集系统的需求 | 第12-13页 |
| ·数据采集系统在数字示波器中的应用 | 第13-14页 |
| ·本论文设计的任务 | 第14-15页 |
| 第二章 并行数据采集系统总体设计 | 第15-40页 |
| ·数据采集基本理论 | 第15-20页 |
| ·模数转换过程 | 第15-16页 |
| ·并行采样的方式 | 第16-17页 |
| ·提高采样率的主要技术路线 | 第17-18页 |
| ·高速数据的传输 | 第18-20页 |
| ·A/D 技术发展与选型依据 | 第20-24页 |
| ·A/D 器件的技术指标及发展趋势 | 第20-21页 |
| ·高速A/D 器件的分类和结构特点 | 第21-22页 |
| ·备选A/D 芯片的性能比较及选型依据 | 第22-24页 |
| ·系统采样时钟实现的方法 | 第24-25页 |
| ·FPGA 的选型与ADC 的适配 | 第25-28页 |
| ·并行数据采集系统方案的优选 | 第28-40页 |
| ·六路ADC 并行数据采集方案 | 第28-33页 |
| ·四路ADC 并行数据采集方案 | 第33-34页 |
| ·二路ADC 并行数据采集方案 | 第34-36页 |
| ·并行采集方案的综合分析 | 第36-40页 |
| 第三章 并行数据采集系统详细设计 | 第40-62页 |
| ·系统设计框图 | 第40-41页 |
| ·ADC083000 的介绍 | 第41-43页 |
| ·ADC 的结构 | 第41-42页 |
| ·ADC 的特点和关键参数 | 第42-43页 |
| ·A/D 转换器的工作模式及配置时序 | 第43-45页 |
| ·A/D 转换器的工作模式 | 第43-44页 |
| ·ADC 的微线接口及配置时序 | 第44-45页 |
| ·A/D 转换器信号的输入 | 第45-46页 |
| ·A/D 转换器采样时钟的产生 | 第46-50页 |
| ·时钟芯片的特点及结构 | 第47-48页 |
| ·时钟芯片的配置和仿真 | 第48-50页 |
| ·多片ADC 并行采集时钟相位调节 | 第50-57页 |
| ·单端转差分 | 第50-51页 |
| ·外部移相 | 第51-55页 |
| ·内部移相 | 第55-57页 |
| ·A/D 转换器工作时序分析 | 第57-59页 |
| ·A/D 转换输出数据流同步电路设计 | 第59-62页 |
| 第四章 电源系统设计 | 第62-68页 |
| ·系统电源方案概述 | 第62-64页 |
| ·电源IC 的选择 | 第62-63页 |
| ·方案概述 | 第63-64页 |
| ·电源系统详细设计 | 第64-68页 |
| ·总体设计及功耗分析 | 第64-66页 |
| ·关键芯片应用 | 第66-67页 |
| ·电源去耦与防电压尖峰脉冲 | 第67-68页 |
| 第五章 信号完整性 | 第68-76页 |
| ·信号传输线的延迟 | 第68-71页 |
| ·反射的抑制 | 第71-72页 |
| ·串扰的抑制 | 第72页 |
| ·硬件平台布局布线 | 第72-76页 |
| ·硬件平台的布局规则 | 第72-74页 |
| ·硬件平台的布线规则 | 第74-76页 |
| 第六章 并行数据采集系统的调试与分析 | 第76-86页 |
| ·硬件系统的调试工具 | 第76-78页 |
| ·系统电路调试流程 | 第78页 |
| ·电源系统的调试 | 第78-79页 |
| ·采样时钟电路的调试 | 第79-80页 |
| ·A/D 转换器配置的FPGA 调试 | 第80-81页 |
| ·ADC 采样拼合的调试 | 第81-85页 |
| ·调试问题及解决方法 | 第85-86页 |
| 结论与展望 | 第86-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-90页 |
| 附录 | 第90-92页 |
| 攻硕期间取得的研究成果 | 第92-93页 |
