模拟量输入式合并单元网络接口开发
| 摘要 | 第3-4页 |
| abstract | 第4-5页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题研究背景和意义 | 第9-10页 |
| 1.2 过程层网络技术发展现状及方向 | 第10-13页 |
| 1.3 论文主要工作 | 第13-15页 |
| 第2章 数字化变电站及合并单元概述 | 第15-22页 |
| 2.1 数字化变电站概述 | 第15-18页 |
| 2.2 模拟量输入式合并单元功能及设计要点 | 第18-21页 |
| 2.3 本章小结 | 第21-22页 |
| 第3章 合并单元网络接口设计与实现 | 第22-46页 |
| 3.1 功能分析及实现方案 | 第22-23页 |
| 3.2 FPGA设计流程及开发环境 | 第23-27页 |
| 3.2.1 FPGA设计流程 | 第23-26页 |
| 3.2.2 Xilinx ISE开发环境 | 第26-27页 |
| 3.3 系统设计分析 | 第27-28页 |
| 3.4 发送模块实现 | 第28-33页 |
| 3.4.1 发送状态机设计 | 第29-31页 |
| 3.4.2 发送计数模块 | 第31-32页 |
| 3.4.3 回退随机数模块 | 第32页 |
| 3.4.4 CRC生成模块 | 第32-33页 |
| 3.5 接收模块实现 | 第33-37页 |
| 3.5.1 接收状态机设计 | 第34-35页 |
| 3.5.2 接收计数模块 | 第35页 |
| 3.5.3 过滤器模块 | 第35-36页 |
| 3.5.4 CRC校验模块 | 第36-37页 |
| 3.6 流控制模块实现 | 第37页 |
| 3.7 MII管理模块实现 | 第37-38页 |
| 3.7.1 时钟生成模块 | 第38页 |
| 3.7.2 移位寄存器模块 | 第38页 |
| 3.7.3 输出控制模块 | 第38页 |
| 3.8 MAC配置实现 | 第38-40页 |
| 3.9 相关接口实现 | 第40-45页 |
| 3.9.1 MII接口 | 第40-41页 |
| 3.9.2 WishBone总线 | 第41-43页 |
| 3.9.3 AXI4-Stream总线 | 第43-45页 |
| 3.10 本章小结 | 第45-46页 |
| 第4章 过程层报文及其通信实现 | 第46-57页 |
| 4.1 GOOSE报文通信实现 | 第46-49页 |
| 4.1.1 GOOSE传输机制 | 第47-48页 |
| 4.1.2 GOOSE报文结构及编码 | 第48-49页 |
| 4.2 SV报文通信实现 | 第49-51页 |
| 4.3 报文发送与接收解析 | 第51-56页 |
| 4.3.1 主控板的报文发送 | 第51-52页 |
| 4.3.2 GOOSE报文解析与参数检验 | 第52-56页 |
| 4.4 本章小结 | 第56-57页 |
| 第5章 过程层报文收发检测与网络压力测试 | 第57-64页 |
| 5.1 过程层报文收发检测 | 第57-61页 |
| 5.1.1 报文发送检测 | 第58-59页 |
| 5.1.2 报文接收检测 | 第59-61页 |
| 5.2 网络压力测试 | 第61-63页 |
| 5.3 本章小结 | 第63-64页 |
| 第6章 总结与展望 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 致谢 | 第67-68页 |
| 附录1 攻读硕士学位期间发表的论文 | 第68-69页 |
| 附录2 主要英文缩写语对照表 | 第69-70页 |
