| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 第1章 绪论 | 第12-24页 |
| 1.1 研究背景及意义 | 第12-17页 |
| 1.1.1 SRAM型 FPGA在辐照环境下的应用 | 第12-13页 |
| 1.1.2 辐照环境下的SEU效应概述 | 第13-15页 |
| 1.1.3 SEU效应对于SRAM型 FPGA的可靠性影响 | 第15-17页 |
| 1.2 国内外配置RAM上 SEU容错方法研究现状 | 第17-22页 |
| 1.2.1 国外配置RAM上 SEU容错方法研究现状 | 第17-21页 |
| 1.2.2 国内配置RAM上 SEU容错方法研究现状 | 第21-22页 |
| 1.3 本论文的研究内容及大纲 | 第22-24页 |
| 第2章 配置RAM的 SEU减缓系统设计背景及方案 | 第24-36页 |
| 2.1 引言 | 第24页 |
| 2.2 Xilinx FPGA体系结构 | 第24-25页 |
| 2.3 Xilinx Virtex-5 FPGA配置RAM的帧组织 | 第25-27页 |
| 2.3.1 配置RAM的帧组织 | 第25-26页 |
| 2.3.2 配置比特流的两种包类型 | 第26页 |
| 2.3.3 配置比特流文件 | 第26-27页 |
| 2.4 配置比特流中的必要位 | 第27-28页 |
| 2.5 SEU缓解系统方案对比 | 第28-34页 |
| 2.5.1 内部/外部配置接口介绍 | 第28-30页 |
| 2.5.2 配置RAM内部刷新器实现方式的选择 | 第30-31页 |
| 2.5.3 SEU故障修复机制的选择 | 第31-34页 |
| 2.6 SEU故障减缓系统架构设计 | 第34-35页 |
| 2.7 本章小结 | 第35-36页 |
| 第3章 配置RAM的 SEU减缓系统设计 | 第36-60页 |
| 3.1 引言 | 第36页 |
| 3.2 配置RAM的帧结构解析与用户电路的必要位提取 | 第36-41页 |
| 3.2.1 配置RAM的帧结构解析 | 第36-39页 |
| 3.2.2 用户电路的必要位提取 | 第39-41页 |
| 3.3 SEU减缓系统架构设计 | 第41-43页 |
| 3.3.1 系统整体架构 | 第41-42页 |
| 3.3.2 PC端与FPGA端接口描述及命令模式设计 | 第42-43页 |
| 3.4 SEU减缓系统FPGA端设计 | 第43-58页 |
| 3.4.1 系统整体设计 | 第43-45页 |
| 3.4.2 系统功能与状态转移图 | 第45-47页 |
| 3.4.3 ICAP读写控制模块设计 | 第47-53页 |
| 3.4.4 DUT电路所在的帧地址生成模块设计 | 第53-56页 |
| 3.4.5 基于内置ECC码的Syndrome解码器设计 | 第56-58页 |
| 3.5 本章小结 | 第58-60页 |
| 第4章 SEU减缓系统的测试、验证与评估 | 第60-80页 |
| 4.1 引言 | 第60页 |
| 4.2 SEU减缓系统FPGA端 ChipScope波形图 | 第60-65页 |
| 4.2.1 主控制器 | 第60-61页 |
| 4.2.2 ICAP回读/配置控制器 | 第61-63页 |
| 4.2.3 Syndrome测试及解码器 | 第63-65页 |
| 4.2.4 帧地址列表生成器 | 第65页 |
| 4.3 实验平台的搭建 | 第65-66页 |
| 4.4 PC端界面设计及功能介绍 | 第66-67页 |
| 4.5 系统单功能测试结果 | 第67-69页 |
| 4.6 待测电路测试流程及结果分析 | 第69-76页 |
| 4.6.1 MCNC基准电路故障分类测试结果 | 第69-72页 |
| 4.6.2 用户电路及其三模冗余后的电路故障分类测试结果 | 第72-74页 |
| 4.6.3 随机故障注入与故障修复测试结果 | 第74-76页 |
| 4.7 SEU减缓系统性能评估 | 第76-78页 |
| 4.8 本章小结 | 第78-80页 |
| 第5章 总结与展望 | 第80-82页 |
| 5.1 总结与创新点 | 第80-81页 |
| 5.2 展望 | 第81-82页 |
| 参考文献 | 第82-86页 |
| 致谢 | 第86-88页 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 | 第88页 |
