高性能可重构浮点通用协处理器设计
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9-10页 |
| 第1章 绪论 | 第16-21页 |
| 1.1 可重构器件研究背景和研究意义 | 第16-17页 |
| 1.2 处理器的研究现状 | 第17-19页 |
| 1.3 本文主要研究内容 | 第19页 |
| 1.4 课题来源 | 第19页 |
| 1.5 论文组织结构 | 第19-21页 |
| 第2章 同构多核片上系统概述 | 第21-40页 |
| 2.1 多核系统介绍 | 第21-25页 |
| 2.2 主控制器 | 第25-26页 |
| 2.3 存储单元 | 第26-27页 |
| 2.4 片上网络 | 第27-34页 |
| 2.4.1 配置层网络 | 第27-28页 |
| 2.4.2 状态层网络 | 第28-30页 |
| 2.4.3 数据传输层 | 第30-34页 |
| 2.5 可重构浮点处理器DRFP | 第34-39页 |
| 2.5.1 DRFP的工作模式 | 第36页 |
| 2.5.2 DRFP的工作流程 | 第36-39页 |
| 2.6 本章小结 | 第39-40页 |
| 第3章 DRFP的体系结构 | 第40-59页 |
| 3.1 微控制器单元 | 第40-44页 |
| 3.1.1 MCU微结构 | 第43-44页 |
| 3.2 功能配置单元FCU | 第44-51页 |
| 3.2.1 寄存器组 | 第45-46页 |
| 3.2.2 指令相关性分析 | 第46-51页 |
| 3.3 存储单元MMU | 第51-54页 |
| 3.3.1 多种地址跳变 | 第52-53页 |
| 3.3.2 寄存器重命名 | 第53-54页 |
| 3.4 运算单元CAU | 第54-58页 |
| 3.4.1 硬件结构 | 第55-56页 |
| 3.4.2 互连模型分析 | 第56-58页 |
| 3.5 本章小结 | 第58-59页 |
| 第4章 动态可重构浮点处理器的性能测试 | 第59-72页 |
| 4.1 测试环境 | 第59-62页 |
| 4.2 单个DRFP测试 | 第62-65页 |
| 4.2.1 MCU测试 | 第62-63页 |
| 4.2.2 基本向量测试 | 第63-65页 |
| 4.3 FFT测试 | 第65-70页 |
| 4.3.1 算法介绍 | 第65-66页 |
| 4.3.2 算法映射 | 第66-70页 |
| 4.3.3 实验结果与性能分析 | 第70页 |
| 4.4 本章小结 | 第70-72页 |
| 第5章 总结与展望 | 第72-74页 |
| 5.1 总结 | 第72页 |
| 5.2 展望 | 第72-74页 |
| 参考文献 | 第74-77页 |
| 攻读硕士学位期间的学术活动和成果情况 | 第77-78页 |
