高速率传送网平台的物理层编码研究与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第13-16页 |
| 第一章 绪论 | 第16-21页 |
| 1.1 研究背景与意义 | 第16页 |
| 1.2 业内研究状况 | 第16-19页 |
| 1.2.1 发展历史与现状 | 第16-18页 |
| 1.2.2 下一代传送网 | 第18页 |
| 1.2.3 标准演进 | 第18-19页 |
| 1.3 设计目标与内容 | 第19-20页 |
| 1.4 论文的结构安排 | 第20-21页 |
| 第二章 传送网概述 | 第21-30页 |
| 2.1 传送网络介绍 | 第21-22页 |
| 2.2 传送网技术概述 | 第22-23页 |
| 2.3 传送网分层结构 | 第23-29页 |
| 2.3.1 传送网络分层 | 第23-24页 |
| 2.3.2 传送网设备硬件结构 | 第24-27页 |
| 2.3.3 传送网物理层结构 | 第27-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 传送网PCS子层研究 | 第30-55页 |
| 3.1 MLD机制 | 第31-34页 |
| 3.2 PCS子层编码设计 | 第34-47页 |
| 3.2.1 功能划分 | 第34页 |
| 3.2.2 同步头 | 第34-39页 |
| 3.2.2.1 同步头同步 | 第38-39页 |
| 3.2.3 流量适配 | 第39-40页 |
| 3.2.4 hld产生 | 第40-41页 |
| 3.2.5 数据流扰码 | 第41页 |
| 3.2.6 数据流分发 | 第41-43页 |
| 3.2.7 插入对齐字 | 第43-46页 |
| 3.2.7.1 处理过程 | 第44-45页 |
| 3.2.7.2 bip校验 | 第45-46页 |
| 3.2.8 比特复用 | 第46-47页 |
| 3.2.8.1 合并过程 | 第46-47页 |
| 3.3 自同步并行扰码设计及实现 | 第47-54页 |
| 3.3.1 扰码基本原理 | 第47-48页 |
| 3.3.2 自同步扰码 | 第48-49页 |
| 3.3.3 并行自同步扰码算法实现 | 第49-52页 |
| 3.3.4 扰码方案设计及实现 | 第52-54页 |
| 3.4 异步FIFO | 第54页 |
| 3.5 本章小结 | 第54-55页 |
| 第四章 验证与仿真 | 第55-78页 |
| 4.1 硬件平台 | 第55-57页 |
| 4.1.1 FPGA简介 | 第55-56页 |
| 4.1.2 FPGA选择 | 第56-57页 |
| 4.2 软件平台 | 第57-59页 |
| 4.2.1 ModelSim仿真工具 | 第57页 |
| 4.2.2 Vivado开发套件 | 第57-58页 |
| 4.2.3 Verilog设计语言 | 第58-59页 |
| 4.3 测试方案 | 第59-60页 |
| 4.4 功能仿真 | 第60-76页 |
| 4.4.1 同步头仿真验证 | 第60-63页 |
| 4.4.2 流量适配仿真验证 | 第63-64页 |
| 4.4.3 hld信号产生仿真验证 | 第64-65页 |
| 4.4.4 扰码仿真验证 | 第65-68页 |
| 4.4.5 块分发仿真验证 | 第68-71页 |
| 4.4.6 对齐字插入仿真验证 | 第71-73页 |
| 4.4.7 比特复用模块仿真验证 | 第73-75页 |
| 4.4.8 数据流比较 | 第75-76页 |
| 4.5 综合资源 | 第76-77页 |
| 4.6 本章小结 | 第77-78页 |
| 第五章 总结与展望 | 第78-80页 |
| 5.1 全文总结 | 第78页 |
| 5.2 后续工作展望 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-84页 |
