基于串行通道的高速通信方法设计与实现
| 摘要 | 第3-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第8-11页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 课题研究背景 | 第11页 |
| 1.2 通信技术发展现状 | 第11-13页 |
| 1.3 ROCKET I/O简介 | 第13页 |
| 1.4 软硬件开发平台 | 第13-18页 |
| 1.4.1 FPGA平台 | 第13-16页 |
| 1.4.2 硬件描述语言VHDL | 第16页 |
| 1.4.3 硬件平台 | 第16-17页 |
| 1.4.4 软件平台 | 第17-18页 |
| 1.5 本文主要研究工作及组织结构 | 第18-19页 |
| 第二章 高速串行通道收发器的设计 | 第19-29页 |
| 2.1 LVDS差分信号与单端信号分析 | 第19-20页 |
| 2.2 高速串行通道收发器整体架构 | 第20页 |
| 2.3 发送端统一节点接口(SUNI) | 第20-21页 |
| 2.4 接收端统一节点接口(RUNI) | 第21-22页 |
| 2.5 差分只写总线(DWOB) | 第22-26页 |
| 2.5.1 DWOB拓扑架构 | 第22-24页 |
| 2.5.2 DWOB总线级联架构 | 第24-25页 |
| 2.5.3 冲突退避排队 | 第25-26页 |
| 2.6 统一节点接口访问协议 | 第26-28页 |
| 2.6.1 以太网帧格式 | 第26-27页 |
| 2.6.2 DWOB数据帧格式定义 | 第27-28页 |
| 2.7 本章小结 | 第28-29页 |
| 第三章 高速串行通道收发器的实现 | 第29-47页 |
| 3.1 8B/10B编码器 | 第29-36页 |
| 3.1.1 编码原理及结构设计 | 第29-31页 |
| 3.1.2 数据字符编码 | 第31-32页 |
| 3.1.3 控制字符编码 | 第32-33页 |
| 3.1.4 极性控制 | 第33-36页 |
| 3.2 8B/10B解码器 | 第36-37页 |
| 3.3 串行器与解串器 | 第37-38页 |
| 3.4 IBUFDS与OBUFDS | 第38页 |
| 3.5 CRC校验模块 | 第38-41页 |
| 3.6 时钟控制模块 | 第41-43页 |
| 3.7 解码器检错技术 | 第43-45页 |
| 3.8 本章小结 | 第45-47页 |
| 第四章 高速串行传输通道设计及应用 | 第47-65页 |
| 4.1 单路高速串行通道架构 | 第47页 |
| 4.2 新型存储器DSDDR设计 | 第47-52页 |
| 4.2.1 DSDDR整体结构设计 | 第48-49页 |
| 4.2.2 数据帧格式定义 | 第49-51页 |
| 4.2.3 DSDDR主机端接口设计 | 第51页 |
| 4.2.4 DSDDR存储器端设计 | 第51-52页 |
| 4.3 DSDDR存储器的实现及验证 | 第52-60页 |
| 4.3.1 DSDDR主机端接口 | 第52-56页 |
| 4.3.2 DSDDR存储器端 | 第56-59页 |
| 4.3.3 时钟模块 | 第59-60页 |
| 4.3.4 DSDDR存储器验证结果 | 第60页 |
| 4.4 多通道高速串行传输阵列结构 | 第60-61页 |
| 4.5 DSDDR存储器阵列设计 | 第61-63页 |
| 4.6 DSDDR存储器阵列验证结果与分析 | 第63-64页 |
| 4.7 本章小结 | 第64-65页 |
| 第五章 总结与展望 | 第65-67页 |
| 5.1 论文完成的主要工作 | 第65页 |
| 5.2 存在问题与后续研究内容 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 致谢 | 第71-73页 |
| 攻读学位期间发表的学术论文及成果 | 第73页 |
