| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 引言 | 第7-9页 |
| 1.1 验证技术的发展 | 第7页 |
| 1.2 基于FPGA的原型验证技术 | 第7-8页 |
| 1.3 论文的结构和主要内容 | 第8-9页 |
| 第二章 SoC的验证 | 第9-26页 |
| 2.1 SoC的定义 | 第9页 |
| 2.2 SoC的设计挑战 | 第9-13页 |
| 2.2.1 SoC的规范形式 | 第9-10页 |
| 2.2.2 SoC的技术发展 | 第10-11页 |
| 2.2.3 典型SoC设计的实例说明 | 第11-13页 |
| 2.3 验证技术面临的新挑战 | 第13-14页 |
| 2.4 验证技术的分类 | 第14-20页 |
| 2.4.1 静态时序分析 | 第14-15页 |
| 2.4.2 形式验证 | 第15-16页 |
| 2.4.3 仿真技术 | 第16-19页 |
| 2.4.4 物理验证 | 第19-20页 |
| 2.5 验证技术的比较 | 第20-21页 |
| 2.5.1 验证技术的优势对比 | 第20-21页 |
| 2.5.2 软硬件协同技术的对比 | 第21页 |
| 2.6 验证方法论 | 第21-26页 |
| 2.6.1 自顶向下的验证 | 第21-22页 |
| 2.6.2 自底向上的验证 | 第22-24页 |
| 2.6.3 基于平台的验证 | 第24-25页 |
| 2.6.4 基于系统接口的验证 | 第25-26页 |
| 第三章 FPGA及其设计流程 | 第26-33页 |
| 3.1 FPGA及其应用领域 | 第26-27页 |
| 3.1.1 什么是FPGA | 第26页 |
| 3.1.2 FPGA的应用领域 | 第26-27页 |
| 3.2 FPGA的开发流程 | 第27-31页 |
| 3.2.1 设计输入 | 第28页 |
| 3.2.2 设计综合 | 第28-29页 |
| 3.2.3 仿真验证 | 第29-30页 |
| 3.2.4 设计实现 | 第30页 |
| 3.2.5 时序分析 | 第30-31页 |
| 3.2.6 下载验证 | 第31页 |
| 3.3 FPGA的发展趋势 | 第31-33页 |
| 第四章 基于FPGA的SOC原型验证技术 | 第33-48页 |
| 4.1 FPGA原型验证的技术优势 | 第33-35页 |
| 4.1.1 硬件设计 | 第34页 |
| 4.1.2 软件设计 | 第34-35页 |
| 4.1.3 系统级设计 | 第35页 |
| 4.2 FPGA原型验证的平台与流程 | 第35-38页 |
| 4.2.1 如何选择原型验证平台 | 第35-36页 |
| 4.2.2 FPGA原型验证的流程 | 第36-38页 |
| 4.3 从SoC到FPGA的设计移植 | 第38-43页 |
| 4.3.1 修改RTL代码 | 第39-40页 |
| 4.3.2 时钟结构的转换 | 第40-42页 |
| 4.3.3 存储单元重配置 | 第42-43页 |
| 4.4 多片FPGA原型验证的关键技术 | 第43-48页 |
| 4.4.1 对设计进行分割 | 第43-44页 |
| 4.4.2 设计分割的步骤 | 第44-46页 |
| 4.4.3 分割的关键技术与挑战 | 第46-48页 |
| 第五章 多片FPGA验证平台上的设计分割 | 第48-66页 |
| 5.1 跨FPGA的时序分配 | 第48-50页 |
| 5.1.1 寄存器边界上的时序分配预算 | 第48-49页 |
| 5.1.2 组合逻辑边界上的时序分配预算 | 第49-50页 |
| 5.2 跨FPGA的设计同步 | 第50-56页 |
| 5.2.1 多片FPGA间的时钟同步 | 第51-53页 |
| 5.2.2 多片FPGA间的复位信号同步 | 第53-56页 |
| 5.3 FPGA之间的管脚复用 | 第56-64页 |
| 5.3.1 管脚复用的原理 | 第56-57页 |
| 5.3.2 选择可供复用的信号 | 第57-58页 |
| 5.3.3 基于MUX/DMUX的管脚复用方案 | 第58-61页 |
| 5.3.4 利用FPGA内置高速I/O提升复用效率 | 第61-64页 |
| 5.4 管脚复用后的约束问题 | 第64-66页 |
| 第六章 结论与展望 | 第66-68页 |
| 插图一览 | 第68-69页 |
| 表格一览 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-73页 |