| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 论文背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 研究内容与目标 | 第12页 |
| 1.4 论文组织 | 第12-14页 |
| 第二章 全系统模拟器Gem5概述 | 第14-24页 |
| 2.1 Gem5模拟器简介 | 第14-16页 |
| 2.2 Gem5模拟器的组织架构 | 第16-18页 |
| 2.2.1 O3超标量乱序处理器模型 | 第16-17页 |
| 2.2.2 Classic存储模型 | 第17-18页 |
| 2.3 Gem5中分支预测技术 | 第18-22页 |
| 2.3.1 分支预测的预测机制 | 第18-21页 |
| 2.3.2 分支方向预测 | 第21-22页 |
| 2.4 Gem5中Cache相关技术 | 第22-23页 |
| 2.4.1 Cache行替换策略 | 第22-23页 |
| 2.4.2 Cache预取机制 | 第23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 Gem5模拟误差分析 | 第24-52页 |
| 3.1 测试方法及相关内容介绍 | 第24-31页 |
| 3.1.1 测试方法设计 | 第24-25页 |
| 3.1.2 Cortex A9处理器介绍 | 第25-27页 |
| 3.1.3 性能监测单元PMU | 第27-28页 |
| 3.1.4 Perf性能分析工具 | 第28-30页 |
| 3.1.5 Benchmark的选取 | 第30-31页 |
| 3.2 Gem5中PMU Counter的实现 | 第31-42页 |
| 3.2.1 PMU模型中的主要数据结构 | 第32-34页 |
| 3.2.2 PMU模型的工作机制 | 第34-38页 |
| 3.2.3 PMU Counter的实现 | 第38-42页 |
| 3.3 基线配置下Gem5模拟误差分析 | 第42-51页 |
| 3.3.1 Gem5与实测平台结构参数对比 | 第42-45页 |
| 3.3.2 分支预测失败事件误差分析 | 第45-46页 |
| 3.3.3 L1 Cache缺失事件误差分析 | 第46-49页 |
| 3.3.4 L1 TLB缺失事件误差分析 | 第49-50页 |
| 3.3.5 总性能参数CPI误差分析 | 第50-51页 |
| 3.4 本章小结 | 第51-52页 |
| 第四章 Gem5适配方案设计与实现 | 第52-68页 |
| 4.1 分支预测器的设计与实现 | 第52-58页 |
| 4.1.1 二阶全局分支预测器理论 | 第52-53页 |
| 4.1.2 Gem5中二阶全局分支预测器的实现 | 第53-58页 |
| 4.2 Cache替换策略的设计与实现 | 第58-62页 |
| 4.2.1 伪随机数生成方法 | 第58-60页 |
| 4.2.2 Gem5中伪随机替换算法的实现 | 第60-62页 |
| 4.3 Cache预取策略的设计与实现 | 第62-66页 |
| 4.3.1 基于RPT表的步幅预取机制理论 | 第62-63页 |
| 4.3.2 Gem5中基于RPT表的步幅预取机制的实现 | 第63-66页 |
| 4.4 本章小结 | 第66-68页 |
| 第五章 实验结果与分析 | 第68-80页 |
| 5.1 实验的软硬件平台 | 第68-69页 |
| 5.1.1 实验硬件平台 | 第68-69页 |
| 5.1.2 实验软件平台 | 第69页 |
| 5.2 实验结果与分析 | 第69-79页 |
| 5.2.1 分支预测失败事件测试 | 第69-70页 |
| 5.2.2 L1 Cache缺失事件测试 | 第70-75页 |
| 5.2.3 TLB缺失事件测试 | 第75-77页 |
| 5.2.4 总性能参数CPI测试 | 第77-79页 |
| 5.3 本章小结 | 第79-80页 |
| 第六章 总结与展望 | 第80-82页 |
| 6.1 总结 | 第80页 |
| 6.2 展望 | 第80-82页 |
| 致谢 | 第82-84页 |
| 参考文献 | 第84-86页 |