基于FPGA的AIS链路层SOC芯片研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第1章 绪论 | 第10-16页 |
| ·船舶自动识别系统概述 | 第10页 |
| ·船舶自动识别系统的产生与发展 | 第10-12页 |
| ·船舶自动识别系统的产生 | 第10-11页 |
| ·船舶自动识别系统的发展 | 第11-12页 |
| ·船舶自动识别系统的现状与应用 | 第12-13页 |
| ·研究本课题的意义 | 第13-14页 |
| ·论文安排 | 第14-16页 |
| 第2章 功能需求分析与结构设计 | 第16-30页 |
| ·AIS中HDLC通信协议 | 第16-23页 |
| ·AIS的通信层结构划分 | 第16-18页 |
| ·数据码形参数 | 第18-19页 |
| ·数据帧结构 | 第19-22页 |
| ·AIS的时隙参数 | 第22-23页 |
| ·C-BUS总线理论 | 第23-26页 |
| ·C-BUS时序 | 第23-25页 |
| ·SPI时序 | 第25-26页 |
| ·系统结构设计 | 第26-30页 |
| ·C-BUS功能部分 | 第27页 |
| ·发送编码功能部分 | 第27-28页 |
| ·接收编码功能部分 | 第28-29页 |
| ·时钟及复化功能部分 | 第29-30页 |
| 第3章 芯片逻辑设计实现 | 第30-53页 |
| ·C-BUS部分的设计 | 第30-36页 |
| ·C-BUS总线时序控制模块 | 第30-32页 |
| ·C-BUS寄存器模块 | 第32-36页 |
| ·发送编码部分的设计 | 第36-41页 |
| ·HDLC编码模块 | 第36-37页 |
| ·发送数据缓存器 | 第37-39页 |
| ·码率转换FIFO | 第39-40页 |
| ·发送数据链路控制器 | 第40页 |
| ·发送信道控制器 | 第40-41页 |
| ·接收解码部分的设计 | 第41-51页 |
| ·HDLC解码模块 | 第41-45页 |
| ·接收数据缓存器 | 第45-46页 |
| ·接收数据缓存输入切换 | 第46-47页 |
| ·接收数据缓存输出切换 | 第47-49页 |
| ·接收数据双信道控制切换 | 第49-51页 |
| ·时钟及复位部分的设计 | 第51-53页 |
| ·Slot_clk同步模块 | 第51页 |
| ·系统复位保持模块 | 第51-53页 |
| 第4章 功能测试 | 第53-67页 |
| ·各模块仿真验证 | 第53-58页 |
| ·C-BUS总线时序控制模块 | 第53-54页 |
| ·HDLC编码模块 | 第54-55页 |
| ·HDLC解码模块 | 第55-58页 |
| ·芯片仿真验证 | 第58-62页 |
| ·系统板上测试 | 第62-67页 |
| ·发送线路测试 | 第62-63页 |
| ·接收线路测试 | 第63-65页 |
| ·测试中的问题与解决方案 | 第65-67页 |
| 结论 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 附录 C-BUS寄存器列表 | 第71-74页 |
| 致谢 | 第74-75页 |
| 作者简介 | 第75页 |
