| 目录 | 第1-7页 |
| TABLE OF CONTENTS | 第7-10页 |
| 摘要 | 第10-12页 |
| ABSTRACT | 第12-14页 |
| 第1章 绪论 | 第14-21页 |
| ·课题研究背景和意义 | 第14-15页 |
| ·相关工作和研究现状 | 第15-19页 |
| ·基于FPGA的并行加速模型的研究 | 第15-18页 |
| ·高速数据交换平台的研究 | 第18-19页 |
| ·论文章节安排 | 第19-21页 |
| 第2章 平台所用关键技术研究 | 第21-29页 |
| ·PCI Express总线标准 | 第21-24页 |
| ·PCI Express总线综述 | 第21-22页 |
| ·PCI Express总线的层次 | 第22-24页 |
| ·FPGA开发设计 | 第24-26页 |
| ·FPGA结构 | 第24-25页 |
| ·FPGA的开发流程 | 第25-26页 |
| ·HDL语言及程序的设计模式 | 第26-28页 |
| ·HDL语言 | 第26-27页 |
| ·Verilog HDL程序设计模式 | 第27-28页 |
| ·小结 | 第28-29页 |
| 第3章 并行加速实验平台原型设计 | 第29-41页 |
| ·系统总体设计 | 第29-31页 |
| ·PCI Express端点控制器 | 第31-39页 |
| ·控制器模块设计 | 第32-33页 |
| ·控制器接口设计 | 第33-38页 |
| ·PCI Express控制器实现 | 第38-39页 |
| ·存储器控制器模块 | 第39页 |
| ·并行加速实验模块 | 第39页 |
| ·并行加速模块与存储器控制器接口 | 第39-40页 |
| ·本章小结 | 第40-41页 |
| 第4章 TLP处理及DMA控制器模块的设计与实现 | 第41-55页 |
| ·模块顶层设计 | 第41-42页 |
| ·发送部件模块详细设计和实现 | 第42-46页 |
| ·阻塞报文构造器 | 第44页 |
| ·非阻塞报文构造器 | 第44-45页 |
| ·完成报文构造器 | 第45页 |
| ·标志构造器 | 第45-46页 |
| ·发送事务状态机模块 | 第46页 |
| ·接收部件详细设计与实现 | 第46-48页 |
| ·事务接收状态机 | 第47页 |
| ·事务接收监控及管理模块 | 第47-48页 |
| ·地址及偏移缓存FIFO | 第48页 |
| ·数据缓存FIFO | 第48页 |
| ·DMA到存储器控制器接口模块 | 第48-49页 |
| ·发送数据仲裁和准备模块 | 第49页 |
| ·DMA控制器 | 第49-52页 |
| ·DMA寄存器组 | 第50-52页 |
| ·内部控制模块 | 第52页 |
| ·DMA到并行加速实验模块接口 | 第52-53页 |
| ·接收数据分发模块 | 第53页 |
| ·读请求封装模块 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第5章 基于并行排序算法的加速模块实现及平台性能分析 | 第55-62页 |
| ·并行排序算法分析 | 第55-56页 |
| ·并行排序算法设计与实现 | 第56-58页 |
| ·FIFO归并排序器 | 第57-58页 |
| ·树形归并排序器 | 第58页 |
| ·性能分析 | 第58-61页 |
| ·本章小结 | 第61-62页 |
| 第6章 总结与展望 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 致谢 | 第67-68页 |
| 攻读学位期间发表的学术论文目录 | 第68-69页 |
| 攻读学位期间参与科研项目及获奖情况 | 第69-70页 |
| 学位论文评闻及答辩情况表 | 第70页 |