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基于SD总线的FPGA加解密算法实现

摘要第1-6页
ABSTRACT第6-10页
第一章 绪论第10-15页
   ·课题的应用背景第10-11页
   ·国内外研究现状第11-13页
     ·SD 总线协议研究现状第11-12页
     ·DES、AES 对称加密算法的研究现状第12-13页
   ·论文的主要研究工作第13-14页
   ·论文的章节安排第14-15页
第二章 基于 SD 总线的 FPGA 加解密系统结构及原理第15-24页
   ·系统总体架构第15页
   ·SD 总线协议概述第15-20页
     ·命令传输与数据传输第16-17页
     ·SD 卡寄存器第17-18页
     ·SD 卡工作流程第18-20页
   ·对称加解密算法原理第20-23页
     ·DES 算法流程第21-22页
     ·AES 算法流程第22-23页
   ·本章小结第23-24页
第三章 SD 从机模块的设计与实现第24-35页
   ·命令控制模块 sd_cmd第24-31页
     ·sd_cmd 模块输入输出接口设计第24-25页
     ·sd_cmd 模块有限状态机第25-26页
     ·命令接收子模块 sd_cmd_receive第26-28页
     ·命令回复子模块 sd_cmd_response第28-31页
     ·CRC7 校验子模块 sd_cmd_crc第31页
   ·数据控制模块 sd_dat第31-34页
     ·sd_dat 模块输入输出接口设计第31页
     ·sd_dat 模块有限状态机第31-33页
     ·CRC16 校验子模块 sd_dat_crc第33-34页
   ·FIFO 模块第34页
   ·本章小结第34-35页
第四章 硬件加解密实现第35-49页
   ·DES 加解密算法实现第35-40页
     ·初始置换函数 IP 和最终置换函数 IP-1第35-36页
     ·密钥调度函数 KS第36-37页
     ·密码函数 f第37-40页
   ·AES 加解密算法实现第40-48页
     ·数学基础第40-41页
     ·字节替换(SubBytes)第41-44页
     ·行移位(ShiftRows)第44-45页
     ·列混淆(MixColumns)第45-46页
     ·轮密钥加(AddRoundKey)第46页
     ·密钥调度(Key schedule)第46-48页
   ·本章小结第48-49页
第五章 系统硬件设计与实现第49-55页
   ·主芯片介绍第49页
   ·电路设计第49-53页
     ·电源电路设计第49-50页
     ·时钟电路设计第50-51页
     ·AS 下载电路和 JTAG 调试电路设计第51-52页
     ·SD 从机接口电路设计第52-53页
   ·PCB 图第53页
   ·硬件实物图第53-54页
   ·本章小结第54-55页
第六章 系统仿真与功能测试第55-71页
   ·SD 从机模块仿真与功能测试第55-64页
     ·SD 从机仿真第55-57页
     ·SD 从机硬件测试第57-64页
   ·DES 加解密算法仿真与功能测试第64-67页
     ·DES 加解密算法仿真第64-66页
     ·DES 加解密算法硬件测试第66-67页
   ·AES 加解密算法仿真与功能测试第67-69页
     ·AES 加解密算法仿真第67-68页
     ·AES 加解密算法硬件测试第68-69页
   ·整个系统综合结果第69-70页
   ·本章小结第70-71页
结论第71-72页
参考文献第72-75页
附录 1: sd_cmd 模块 Verilog 源码第75-79页
附录 2:命令接收子模块 sd_cmd_receive verilog 源码第79-82页
附录 3:命令回复子模块 sd_cmd_response verilog 源码第82-90页
附录 4:CRC7 校验子模块 Verilog 源码第90-91页
附录 5:数据控制模块 sd_dat Verilog 源码第91-96页
攻读硕士学位期间取得的研究成果第96-97页
致谢第97-98页
附件第98页

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