| 第1章 神经网络实现技术概论 | 第1-17页 |
| 1．1 神经网络实现技术研究的内容和意义 | 第9-10页 |
| 1．2 神经网络实现技术的研究历史 | 第10-12页 |
| 1．3 神经网络全硬件实现技术概述 | 第12-13页 |
| 1．4 神经网络的FPGA实现 | 第13-15页 |
| 1．5 本文所做的工作 | 第15-17页 |
| 第2章 神经网络 PID控制 | 第17-34页 |
| 2．1 神经网络基础 | 第17-24页 |
| 2．1．1 单神经元模型 | 第17-19页 |
| 2．1．2 神经网络的拓扑结构——神经元的连接形式 | 第19-20页 |
| 2．1．3 神经网络的学习规则 | 第20-21页 |
| 2．1．4 误差反向传播(BP)神经网络 | 第21-24页 |
| 2．2 基于单神经元的 PID控制 | 第24-29页 |
| 2．2．1 单神经元自适应 PID控制器及其学习算法 | 第24-29页 |
| 2．3 基于神经网络的 PID控制 | 第29-34页 |
| 2．3．1 基于 BP神经网络K_P、K_I、K_D参数学习韵 PID控制器 | 第30-34页 |
| 第3章 浮点数基础及浮点算法的研究 | 第34-49页 |
| 3．1 浮点数基础 | 第34-39页 |
| 3．1．1 实数的表示方法 | 第34-35页 |
| 3．1．2 IEEE754标准 | 第35-39页 |
| 3．2 浮点数硬件算法的研究 | 第39-49页 |
| 3．2．1 浮点加法/减法运算算法 | 第39-43页 |
| 3．2．2 浮点乘法运算算法 | 第43-46页 |
| 3．2．3 浮点除法运算算法 | 第46-49页 |
| 第4章 基于FPGA的自适应PID控制器设计 | 第49-61页 |
| 4．1 基于 FPGA的单神经元自适应 PID控制器设计 | 第49-56页 |
| 4．1．1 浮点加法/减法运算单元的设计 | 第49-51页 |
| 4．1．2 浮点乘法、除法运算单元的设计 | 第51-52页 |
| 4．1．3 二进制浮点数与十进制浮点数相互转换电路的设计 | 第52-53页 |
| 4．1．4 单神经元自适应 PID算法在 FPGA上的实现 | 第53-56页 |
| 4．2 基于 BP神经网络整定的 PID控制器的 FPGA设计概述 | 第56-61页 |
| 4．2．1 超越函数e~x的实现 | 第56-57页 |
| 4．2．2 基于 BP神经网络整定的 PID算法在 FPGA上的实现 | 第57-61页 |
| 第5章 神经网络 PID控制在 DVD伺服系统中的应用 | 第61-69页 |
| 5．1 DVD伺服控制系统简介 | 第61-62页 |
| 5．2 最小二乘法的基本原理和多项式拟合 | 第62-63页 |
| 5．2．1 最小二乘法的基本原理 | 第62-63页 |
| 5．2．2 多项式拟合 | 第63页 |
| 5．3 应用数据拟合方法计算被控电机的数学模型 | 第63-65页 |
| 5．4 单神经元 PID控制和 BP网络 PID控制的仿真 | 第65-69页 |
| 第6章 结论 | 第69-71页 |
| 攻读学位期间公开发表的论文 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-76页 |
| 研究生履历 | 第76页 |
