| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-12页 |
| ·课题研究背景 | 第10页 |
| ·指令集的选择 | 第10-11页 |
| ·论文主要内容 | 第11-12页 |
| 2 指令集 | 第12-16页 |
| ·指令集的发展 | 第12-13页 |
| ·MCS-51指令集 | 第13-14页 |
| ·寻址方式 | 第14-16页 |
| 3 系统级设计及RTL级验证 | 第16-34页 |
| ·CPU系统结构 | 第16-17页 |
| ·流水线设计 | 第17页 |
| ·状态机设计 | 第17-18页 |
| ·划分及设计 | 第18-24页 |
| ·数据通路设计 | 第19-22页 |
| ·控制通路设计 | 第22-23页 |
| ·存储器的设计 | 第23-24页 |
| ·模块划分 | 第24-26页 |
| ·模块验证 | 第26-34页 |
| ·ALU子模块验证 | 第26-27页 |
| ·Decoder子模块验证 | 第27-30页 |
| ·Memory_interface子模块验证 | 第30-32页 |
| ·系统整体功能验证 | 第32-34页 |
| 4 逻辑综合 | 第34-58页 |
| ·逻辑综合的概念 | 第34-36页 |
| ·逻辑综合的流程 | 第36-43页 |
| ·定义综合库(Specify Libraries) | 第36-38页 |
| ·读入RTL设计(Read Design) | 第38-39页 |
| ·定义综合的环境约束(Define Design Environment) | 第39-40页 |
| ·定义设计约束(Set Design Constraints) | 第40-43页 |
| ·选择综合策略 | 第43-45页 |
| ·综合中的其他问题 | 第45-47页 |
| ·子模块的多次引用 | 第45-47页 |
| ·Violation最大的模块的处理 | 第47页 |
| ·综合优化 | 第47-50页 |
| ·优化目标 | 第48页 |
| ·优化技巧 | 第48-50页 |
| ·综合结果分析 | 第50-52页 |
| ·分析设计问题 | 第51页 |
| ·分析时序问题 | 第51-52页 |
| ·存储器综合技术 | 第52-53页 |
| ·设计实例 | 第53-58页 |
| ·时钟综合 | 第53-54页 |
| ·存储器综合 | 第54页 |
| ·I/O Pad的加入 | 第54-55页 |
| ·编译策略的选择 | 第55页 |
| ·结果分析 | 第55-58页 |
| 5 版图设计 | 第58-80页 |
| ·数据准备 | 第58-60页 |
| ·导入设计 | 第60-61页 |
| ·布局规划(Floorplan) | 第61-68页 |
| ·初始化布局 | 第61-63页 |
| ·I/O Pad的放置 | 第63页 |
| ·Macro Cell的放置 | 第63-65页 |
| ·电源网络规划 | 第65-67页 |
| ·布局 | 第67-68页 |
| ·时钟树综合(CTS) | 第68-73页 |
| ·Create Clock Tree Spec | 第70页 |
| ·Specify Clock Tree | 第70页 |
| ·Synthesis Clock Tree | 第70-71页 |
| ·Display Clock Tree | 第71-73页 |
| ·布线 | 第73-74页 |
| ·预布线(Trial Route) | 第73-74页 |
| ·准布线(Nano Route) | 第74页 |
| ·时序分析 | 第74-77页 |
| ·数据输出 | 第77页 |
| ·设计规则检查 | 第77-79页 |
| ·版图后仿真 | 第79-80页 |
| 6 结论 | 第80-82页 |
| 参考文献 | 第82-84页 |
| 作者简历 | 第84-88页 |
| 学位论文数据集 | 第88页 |
