| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9-10页 |
| 第一章 引言 | 第17-24页 |
| 1.1 课题研究背景及意义 | 第17-18页 |
| 1.2 国内外相关技术发展状况 | 第18-22页 |
| 1.2.1 光电编码器的发展 | 第18-20页 |
| 1.2.2 FPGA技术的发展 | 第20-21页 |
| 1.2.3 编码器信号处理技术的发展 | 第21-22页 |
| 1.3 课题来源及研究目的 | 第22页 |
| 1.4 论文各部分主要内容 | 第22-24页 |
| 第二章 光电编码器的理论研究 | 第24-31页 |
| 2.1 编码器工作原理 | 第24-26页 |
| 2.1.1 莫尔条纹 | 第24页 |
| 2.1.2 光电编码器 | 第24-26页 |
| 2.2 提高增量式编码器分辨力的方法研究 | 第26-30页 |
| 2.2.1 光学细分方法研究 | 第26-27页 |
| 2.2.2 电子学细分方法研究 | 第27-30页 |
| 2.3 本章小结 | 第30-31页 |
| 第三章 系统构造及硬件分析 | 第31-43页 |
| 3.1 光电编码器信号处理需求分析 | 第31-32页 |
| 3.2 系统总体架构 | 第32-33页 |
| 3.3 信号预处理单元 | 第33-35页 |
| 3.3.1 直流电机 | 第33-34页 |
| 3.3.2 高精度光电编码器 | 第34页 |
| 3.3.3 信号预处理电路 | 第34-35页 |
| 3.4 A/D转换模块的电路 | 第35-38页 |
| 3.4.1 A/D芯片选择 | 第35-37页 |
| 3.4.2 A/D转换电路设计 | 第37-38页 |
| 3.4.3 电源模块电路 | 第38页 |
| 3.5 硬件逻辑及D/A转换电路设计 | 第38-42页 |
| 3.5.1 FPGA主控芯片选型 | 第38-39页 |
| 3.5.2 外部时钟电路 | 第39-40页 |
| 3.5.3 复位电路 | 第40页 |
| 3.5.4 下载电路 | 第40-41页 |
| 3.5.5 D/A转换模块的电路 | 第41-42页 |
| 3.6 本章小结 | 第42-43页 |
| 第四章 光电编码器信号处理系统的FPGA设计与实现 | 第43-60页 |
| 4.1 系统设计所用细分方案 | 第43-45页 |
| 4.1.1 四倍频粗计数 | 第43-44页 |
| 4.1.2 精码细分 | 第44-45页 |
| 4.2 FPGA内部框架结构 | 第45-46页 |
| 4.3 开发环境与仿真环境 | 第46-47页 |
| 4.4 A/D控制模块 | 第47-48页 |
| 4.5 数据采集模块 | 第48-50页 |
| 4.5.1 数据采集硬件逻辑设计 | 第48-49页 |
| 4.5.2 数据采集模块仿真 | 第49-50页 |
| 4.6 FIFO缓冲模块 | 第50-52页 |
| 4.6.1 FIFO缓冲硬件逻辑设计 | 第50-51页 |
| 4.6.2 FIFO缓冲模块仿真 | 第51-52页 |
| 4.7 方波转换及相位偏置模块 | 第52-54页 |
| 4.7.1 方波转换硬件逻辑设计 | 第52-53页 |
| 4.7.2 方波转换模块仿真 | 第53页 |
| 4.7.3 相位偏置模块硬件逻辑设计 | 第53-54页 |
| 4.7.4 相位偏置模块仿真 | 第54页 |
| 4.8 四倍频粗码计数模块 | 第54-56页 |
| 4.8.1 四倍频粗码计数模块硬件逻辑设计 | 第54-55页 |
| 4.8.2 四倍频粗码计数模块仿真 | 第55-56页 |
| 4.9 精码细分模块 | 第56-59页 |
| 4.9.1 精码细分模块硬件逻辑设计 | 第56-58页 |
| 4.9.2 精码细分模块仿真 | 第58-59页 |
| 4.10 本章小结 | 第59-60页 |
| 第五章 光电编码器信号处理系统实验与分析 | 第60-65页 |
| 5.1 实验 | 第60-63页 |
| 5.1.1 实验目的 | 第60-61页 |
| 5.1.2 实验内容 | 第61页 |
| 5.1.3 实验步骤 | 第61页 |
| 5.1.4 实验结果 | 第61-63页 |
| 5.2 分辨力与精度分析 | 第63-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 总结 | 第65-66页 |
| 6.2 不足与展望 | 第66-67页 |
| 参考文献 | 第67-71页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第71-72页 |