基于HEVC的超高清并行解码器设计
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究背景和意义 | 第11-12页 |
| 1.2 研究现状 | 第12-13页 |
| 1.3 工作内容及安排 | 第13-15页 |
| 第二章 并行计算基础及 HEVC 编码标准简介 | 第15-38页 |
| 2.1 并行计算基础 | 第15-20页 |
| 2.1.1 并行计算的必要性 | 第15页 |
| 2.1.2 PC 平台上的并行计算架构 | 第15-17页 |
| 2.1.3 解码器实现平台的选择 | 第17-18页 |
| 2.1.4 并行化程序设计 | 第18页 |
| 2.1.5 并行程序的性能度量 | 第18-20页 |
| 2.2 HEVC 编码标准简介 | 第20-37页 |
| 2.2.1 HEVC 编码标准的背景 | 第20-21页 |
| 2.2.2 HEVC 的编码流程 | 第21-23页 |
| 2.2.3 HEVC 面向超高清编码的新特性 | 第23-29页 |
| 2.2.4 HEVC 解码器架构 | 第29-37页 |
| 2.3 本章小结 | 第37-38页 |
| 第三章 HEVC 解码器系统架构 | 第38-66页 |
| 3.1 HEVC 解码器的计算复杂度 | 第38-42页 |
| 3.2 HEVC 功能模块的相关性 | 第42-45页 |
| 3.3 并行解码器的任务划分 | 第45-55页 |
| 3.4 HEVC 并行解码器的执行流程 | 第55-57页 |
| 3.5 HEVC 解码器的面向对象化设计 | 第57-59页 |
| 3.6 高效的同步与存储机制 | 第59-65页 |
| 3.6.1 高效的同步机制 | 第60-64页 |
| 3.6.2 高效的存储机制 | 第64-65页 |
| 3.7 本章小结 | 第65-66页 |
| 第四章 HEVC 解码器的平台级优化 | 第66-80页 |
| 4.1 单指令多数据优化 | 第66-75页 |
| 4.1.1 反变换的 SIMD 优化 | 第66-71页 |
| 4.1.2 内插滤波的 SIMD 优化 | 第71-74页 |
| 4.1.3 反量化过程的 SIMD 优化 | 第74-75页 |
| 4.2 处理器亲和性优化 | 第75-79页 |
| 4.3 本章小结 | 第79-80页 |
| 第五章 解码器性能与分析 | 第80-98页 |
| 5.1 实验配置 | 第80-81页 |
| 5.2 实验结果 | 第81-97页 |
| 5.2.1 编码比特流信息 | 第82-86页 |
| 5.2.2 基准解码性能提升 | 第86-89页 |
| 5.2.3 多线程解码性能 | 第89-97页 |
| 5.3 本章小结 | 第97-98页 |
| 第六章 总结与展望 | 第98-100页 |
| 6.1 主要工作与创新点 | 第98页 |
| 6.2 后续研究工作 | 第98-100页 |
| 参考文献 | 第100-105页 |
| 附录 | 第105-110页 |
| 致谢 | 第110-111页 |
| 攻读硕士学位期间已发表或录用的论文 | 第111-113页 |
