基于POWER架构的浮点除法/方根单元设计与验证
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.2.1 浮点单元发展历程 | 第10-11页 |
| 1.2.2 除法和方根算法 | 第11-12页 |
| 1.3 论文研究内容及框架 | 第12-13页 |
| 第二章 浮点格式及POWER指令集架构 | 第13-28页 |
| 2.1 POWER指令集中浮点数标准 | 第13-18页 |
| 2.1.1 IEEE-754 浮点数格式 | 第13-15页 |
| 2.1.2 浮点数的舍入方式 | 第15-16页 |
| 2.1.3 浮点操作的异常 | 第16-18页 |
| 2.2 POWER指令集架构 | 第18-21页 |
| 2.2.2 浮点除法/方根指令分类 | 第18-19页 |
| 2.2.3 异常状态和特殊值处理规则 | 第19-21页 |
| 2.3 浮点相关寄存器 | 第21-27页 |
| 2.3.1 浮点寄存器 | 第21-22页 |
| 2.3.2 浮点状态控制寄存器 | 第22-25页 |
| 2.3.3 向量标量寄存器 | 第25-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 SRT除法/方根算法分析 | 第28-46页 |
| 3.1 引言 | 第28-29页 |
| 3.1.1 SRT算法迭代基数 | 第28页 |
| 3.1.2 商数字集选择及冗余度 | 第28-29页 |
| 3.2 SRT除法算法 | 第29-36页 |
| 3.2.2 除法算法的遏制条件及连续性条件 | 第30-33页 |
| 3.2.3 除法参数的确定 | 第33-34页 |
| 3.2.4 商数字选择常数 | 第34-36页 |
| 3.3 SRT方根算法 | 第36-44页 |
| 3.3.2 方根算法的遏制条件及连续性条件 | 第37-38页 |
| 3.3.3 方根参数的确定 | 第38-44页 |
| 3.4 除法/方根求值表的合并 | 第44-45页 |
| 3.5 本章小结 | 第45-46页 |
| 第四章 浮点除法/方根单元结构 | 第46-69页 |
| 4.1 浮点除法/方根单元的整体设计 | 第46-53页 |
| 4.1.1 接口信号定义 | 第46-47页 |
| 4.1.2 功能编码 | 第47-48页 |
| 4.1.3 总体结构描述 | 第48-50页 |
| 4.1.4 数据通路结构 | 第50-51页 |
| 4.1.5 控制通路结构 | 第51-52页 |
| 4.1.6 单精度64位浮点格式 | 第52-53页 |
| 4.2 子模块描述 | 第53-68页 |
| 4.2.1 前处理模块 | 第53-58页 |
| 4.2.2 早期异常处理模块 | 第58页 |
| 4.2.3 迭代控制 | 第58-60页 |
| 4.2.4 SRT-4 迭代单元设计 | 第60-64页 |
| 4.2.5 CSA及 4-2 压缩器 | 第64-66页 |
| 4.2.6 在线商值/根值转换模块 | 第66-67页 |
| 4.2.7 后处理模块 | 第67-68页 |
| 4.3 本章小结 | 第68-69页 |
| 第五章 基于UVM的功能验证 | 第69-85页 |
| 5.1 验证方法学 | 第69-70页 |
| 5.2 浮点除法/方根运算单元的验证 | 第70-80页 |
| 5.2.1 验证基本流程及策略 | 第70-71页 |
| 5.2.2 浮点单元执行环境 | 第71-72页 |
| 5.2.3 浮点除法/方根单元的验证环境 | 第72-74页 |
| 5.2.4 平台配置与启动 | 第74-75页 |
| 5.2.5 浮点除法/方根激励生成模块 | 第75-80页 |
| 5.3 仿真与测试 | 第80-81页 |
| 5.4 功能覆盖率 | 第81-84页 |
| 5.5 本章小结 | 第84-85页 |
| 第六章 总结与展望 | 第85-87页 |
| 6.1 总结 | 第85页 |
| 6.2 展望 | 第85-87页 |
| 参考文献 | 第87-90页 |
| 作者简介 | 第90-91页 |
| 致谢 | 第91-92页 |
