| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 SC-FDE通信系统的简介 | 第9-10页 |
| 1.2 课题背景及国内外研究现状 | 第10-11页 |
| 1.3 论文内容结构的安排 | 第11-13页 |
| 第二章 SC-FDE通信系统的设计与实现 | 第13-31页 |
| 2.1 SC-FDE系统的原理及设计 | 第13-20页 |
| 2.1.1 SC-FDE系统的多径信道模型 | 第14-15页 |
| 2.1.2 FDE均衡原理 | 第15-19页 |
| 2.1.3 SC-FDE系统的帧结构设计 | 第19-20页 |
| 2.2 SC-FDE系统的FPGA实现 | 第20-28页 |
| 2.2.1 整体框架及模块划分 | 第21-22页 |
| 2.2.2 关键模块的设计和实现 | 第22-25页 |
| 2.2.3 时钟等其他模块的设计和实现 | 第25-28页 |
| 2.3 SC-FDE系统的性能仿真 | 第28-30页 |
| 2.3.1 不同信道估计算法性能仿真 | 第28-29页 |
| 2.3.2 FPGA内环测试 | 第29-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第三章 LDPC编译码的算法 | 第31-47页 |
| 3.1 LDPC编码算法 | 第31-39页 |
| 3.1.1 几种常见LDPC编码算法简介 | 第32-34页 |
| 3.1.2 IEEE 802.16e的快速编码算法 | 第34-39页 |
| 3.2 LDPC译码算法 | 第39-44页 |
| 3.2.1 BP算法 | 第39-42页 |
| 3.2.2 LLR-BP算法 | 第42-43页 |
| 3.2.3 最小和算法及其修正 | 第43-44页 |
| 3.2.4 算法的选择 | 第44页 |
| 3.3 LDPC性能仿真 | 第44-46页 |
| 3.3.1 不同调制方式下的LDPC性能 | 第44-45页 |
| 3.3.2 硬软解调的LDPC性能比较 | 第45-46页 |
| 3.4 本章小结 | 第46-47页 |
| 第四章 LDPC编译码的FPGA实现 | 第47-67页 |
| 4.1 LDPC编码的FPGA实现 | 第47-51页 |
| 4.1.1 LDPC编码的整体框架设计 | 第47-48页 |
| 4.1.2 各个模块的详细规划和设计 | 第48-51页 |
| 4.2 LDPC译码的FPGA实现 | 第51-64页 |
| 4.2.1 LDPC译码的整体框架设计 | 第52-54页 |
| 4.2.2 核心模块的设计和实现 | 第54-55页 |
| 4.2.3 RAM系统的规划 | 第55-57页 |
| 4.2.4 地址产生器的设计 | 第57-58页 |
| 4.2.5 列行映射模块单元的设计 | 第58-59页 |
| 4.2.6 VUC及HUC设计 | 第59-63页 |
| 4.2.7 输出控制器设计 | 第63-64页 |
| 4.3 LDPC译码系统流量计算 | 第64页 |
| 4.4 LDPC系统的整体连调 | 第64-65页 |
| 4.5 本章小结 | 第65-67页 |
| 第五章 总结与展望 | 第67-68页 |
| 5.1 全文内容及工作总结 | 第67页 |
| 5.2 未来工作的展望 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-71页 |
| 攻读学位期间发表的学术论文目录 | 第71页 |