| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 1 引言 | 第8-21页 |
| 1.1 研究背景 | 第8页 |
| 1.2 人工神经网络概述 | 第8-13页 |
| 1.2.1 常用人工神经元模型 | 第9-10页 |
| 1.2.2 人工神经网络的分类 | 第10-13页 |
| 1.3 联想记忆人工神经网络 | 第13-17页 |
| 1.3.1 联想记忆 | 第13页 |
| 1.3.2 联想记忆人工神经网络模型 | 第13-17页 |
| 1.3.3 联想记忆的工作过程 | 第17页 |
| 1.4 Hopfield神经网络硬件实现方法研究现状 | 第17-19页 |
| 1.5 论文研究意义 | 第19-20页 |
| 1.6 论文结构 | 第20页 |
| 1.7 本章小结 | 第20-21页 |
| 2 Hopfield神经网络模型 | 第21-27页 |
| 2.1 网络结构 | 第21-22页 |
| 2.2 工作过程 | 第22-23页 |
| 2.3 学习算法 | 第23-26页 |
| 2.4 本章小结 | 第26-27页 |
| 3 Hopfield网络的硬件实现 | 第27-55页 |
| 3.1 模块划分 | 第27-28页 |
| 3.2 各模块的VHDL描述 | 第28-48页 |
| 3.2.1 浮点数设计 | 第28-30页 |
| 3.2.2 输入处理模块 | 第30页 |
| 3.2.3 学习模块 | 第30-34页 |
| 3.2.4 网络连接与突触权值存储模块 | 第34-37页 |
| 3.2.5 神经元模块 | 第37-47页 |
| 3.2.6 输出处理模块 | 第47-48页 |
| 3.3 可配置功能的实现 | 第48-50页 |
| 3.3.1 数据位宽可配置实现 | 第48-49页 |
| 3.3.2 模块端口可配置实现 | 第49页 |
| 3.3.3 神经元模块可配置实现 | 第49-50页 |
| 3.4 Hopfield神经网络的FPGA可配置模块化实现 | 第50-53页 |
| 3.5 本章小结 | 第53-55页 |
| 4 基于FPGA的硬件Hopfield神经网络系统测试 | 第55-76页 |
| 4.1 系统整体结构 | 第55页 |
| 4.2 系统实现方法 | 第55-70页 |
| 4.2.1 上位机界面与功能设计 | 第55-60页 |
| 4.2.2 通信串口设计实现 | 第60-67页 |
| 4.2.3 下位机功能设计 | 第67-68页 |
| 4.2.4 系统运行流程 | 第68-70页 |
| 4.3 功能测试 | 第70-73页 |
| 4.3.1 64 个神经元的网络的识别结果 | 第70-71页 |
| 4.3.2 100 个神经元的网络的识别结果 | 第71-73页 |
| 4.3.3 功能测试结果分析 | 第73页 |
| 4.4 性能测试 | 第73-75页 |
| 4.4.1 64 个神经元的网络性能测试结果 | 第74页 |
| 4.4.2 100 个神经元的网络性能测试结果 | 第74页 |
| 4.4.3 性能测试结果分析 | 第74-75页 |
| 4.4.4 性能测试结论 | 第75页 |
| 4.5 本章小结 | 第75-76页 |
| 5 结论及展望 | 第76-78页 |
| 5.1 论文结论 | 第76页 |
| 5.2 论文展望 | 第76-78页 |
| 参考文献 | 第78-81页 |
| 致谢 | 第81-82页 |
| 在学期间公开发表论文及著作情况 | 第82页 |
