| 摘要 | 第1-6页 |
| ABSTRACT | 第6-12页 |
| 第一章 绪论 | 第12-16页 |
| ·研究背景及发展现状 | 第12-14页 |
| ·论文的主要工作和基本结构 | 第14-16页 |
| 第二章 10G EPON物理层概述 | 第16-24页 |
| ·10GEPON 物理层简介 | 第16-18页 |
| ·物理编码子层(PCS) | 第16-18页 |
| ·物理媒质附属子层(PMA) | 第18页 |
| ·物理媒质依赖子层(PMD) | 第18页 |
| ·对称模式 10GEPON 物理层的数据处理 | 第18-20页 |
| ·10GEPONPCS 发送/接收过程分析 | 第20-23页 |
| ·10G EPON PCS 发送过程 | 第20-21页 |
| ·10G EPON PCS 接收过程 | 第21-23页 |
| ·小结 | 第23-24页 |
| 第三章 10G EPON编码与纠错算法分析 | 第24-39页 |
| ·编码算法分析 | 第24-27页 |
| ·8/10B 编码 | 第24-26页 |
| ·64/66B 编码 | 第26-27页 |
| ·两种编码方式的比较 | 第27页 |
| ·纠错算法分析 | 第27-38页 |
| ·纠错码类型 | 第28-29页 |
| ·RS 纠错码的相关概念 | 第29-30页 |
| ·RS 编码 | 第30页 |
| ·RS 译码 | 第30-38页 |
| ·小结 | 第38-39页 |
| 第四章 10G EPON编码与纠错电路的设计及FPGA验证 | 第39-60页 |
| ·发送电路 | 第39-47页 |
| ·64/66B 编码模块 | 第39-43页 |
| ·加扰模块 | 第43-44页 |
| ·纠错编码模块 | 第44-46页 |
| ·发送电路联合仿真 | 第46-47页 |
| ·接收电路 | 第47-57页 |
| ·纠错解码模块 | 第47-55页 |
| ·解扰模块 | 第55-56页 |
| ·64/66B 解码模块 | 第56-57页 |
| ·FPGA 验证 | 第57-59页 |
| ·小结 | 第59-60页 |
| 第五章 10G EPON编码与纠错电路的逻辑综合及后端设计 | 第60-75页 |
| ·ASIC 芯片设计概述 | 第60-61页 |
| ·10GEPON 编码与纠错电路的逻辑综合 | 第61-67页 |
| ·逻辑综合概述 | 第61-62页 |
| ·综合库的设置 | 第62页 |
| ·设置工作环境 | 第62-64页 |
| ·设置设计约束 | 第64-65页 |
| ·综合报告分析 | 第65-67页 |
| ·10GEPON 编码与纠错电路的后端设计 | 第67-74页 |
| ·数据准备 | 第67-68页 |
| ·布图布局 | 第68-69页 |
| ·时钟树综合 | 第69-70页 |
| ·布线 | 第70页 |
| ·后仿真 | 第70-71页 |
| ·形式验证与静态时序分析 | 第71-74页 |
| ·小结 | 第74-75页 |
| 第六章 总结 | 第75-77页 |
| 附录 | 第77-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 攻硕期间取得的研究成果 | 第87-88页 |