基于千兆以太网的雷达数据高速采集与传输技术
| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-13页 |
| ·研究背景和意义 | 第9页 |
| ·本课题研究现状 | 第9-11页 |
| ·本论文课题主要研究内容 | 第11-13页 |
| 第二章 高速数据采集系统方案设计 | 第13-20页 |
| ·减少数据流量的采样方法 | 第13-14页 |
| ·采集系统指标要求 | 第14-15页 |
| ·采集系统结构 | 第15-19页 |
| ·数据采集 | 第15-16页 |
| ·数据缓存 | 第16-17页 |
| ·数据传输 | 第17-18页 |
| ·数据存储 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第三章 高速数据采集系统硬件设计 | 第20-44页 |
| ·高速数据采集系统硬件结构 | 第20-21页 |
| ·A/D采集模块 | 第21-26页 |
| ·AD6645芯片 | 第21-23页 |
| ·AD6645的输入电路 | 第23-24页 |
| ·AD6645的时钟电路 | 第24页 |
| ·AD6645的输出电路 | 第24-25页 |
| ·AD6645的电路板设计 | 第25-26页 |
| ·FPGA模块 | 第26-30页 |
| ·Virtex-4 FX12芯片 | 第26-27页 |
| ·FPGA配置电路 | 第27-30页 |
| ·FPGA配置模式 | 第28-29页 |
| ·FPGA配置流程 | 第29-30页 |
| ·DDR模块 | 第30-37页 |
| ·SSTL电平标准 | 第30-32页 |
| ·DDR芯片的选择 | 第32-33页 |
| ·DDR SDRAM的电路设计 | 第33-37页 |
| ·千兆以太网接口 | 第37-40页 |
| ·千兆PHY芯片BCM5461 | 第37-39页 |
| ·FPGA和BCM5461的连接 | 第39-40页 |
| ·供电电源 | 第40-42页 |
| ·电路板设计 | 第42-43页 |
| ·本章小结 | 第43-44页 |
| 第四章 FPGA逻辑设计 | 第44-68页 |
| ·FPGA的功能和模块划分 | 第44-45页 |
| ·系统主控模块 | 第45-47页 |
| ·时钟模块 | 第47-48页 |
| ·数据接口模块 | 第48-49页 |
| ·DDR控制器 | 第49-61页 |
| ·DDR控制器的工作状态 | 第50-51页 |
| ·DDR控制器的命令 | 第51-54页 |
| ·DDR控制器的初始化 | 第54-56页 |
| ·DDR控制器时钟 | 第56-57页 |
| ·DDR控制器的组成 | 第57-58页 |
| ·DDR控制器的用户程序设计 | 第58-61页 |
| ·以太网控制器MAC | 第61-67页 |
| ·以太网的帧格式 | 第61-63页 |
| ·以太网控制器的结构 | 第63-64页 |
| ·以太网数据的接收与发送 | 第64页 |
| ·以太网控制器用户程序设计 | 第64-67页 |
| ·本章小结 | 第67-68页 |
| 第五章 高速数据的存储技术 | 第68-74页 |
| ·数据捕获原理 | 第68页 |
| ·数据捕获工具 | 第68-70页 |
| ·数据存储控制软件的设计 | 第70-73页 |
| ·网络数据的发送 | 第70-71页 |
| ·网络数据的接收 | 第71-73页 |
| ·本章小结 | 第73-74页 |
| 第六章 系统的调试与测试结果分析 | 第74-81页 |
| ·仿真与测试工具 | 第74页 |
| ·系统调试过程 | 第74-79页 |
| ·系统调试问题总结 | 第79-80页 |
| ·本章小结 | 第80-81页 |
| 第七章 总结与展望 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-85页 |
