1553B总线控制器IP核设计研究
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第一章 绪论 | 第9-14页 |
| ·研究背景 | 第9-10页 |
| ·1553B 协议的产生和发展 | 第10页 |
| ·EDA 技术的概述和发展 | 第10-13页 |
| ·论文研究内容和结构安排 | 第13-14页 |
| 第二章 1553B 总线控制器IP 核的整体设计 | 第14-28页 |
| ·1553B 总线协议简介 | 第14-21页 |
| ·1553B 总线概述 | 第14-15页 |
| ·1553B 协议规范 | 第15-21页 |
| ·1553B 总线控制器接口功能 | 第21页 |
| ·总体设计 | 第21-24页 |
| ·FPGA 简介 | 第24-25页 |
| ·FPGA 结构 | 第24-25页 |
| ·使用Altera FPGA 设计原则 | 第25页 |
| ·Quartus II设计流程介绍 | 第25-26页 |
| ·Verilog HDL简介 | 第26-27页 |
| ·小结 | 第27-28页 |
| 第三章 1553B 编解码器设计与实现 | 第28-40页 |
| ·1553B 解码器设计 | 第28-37页 |
| ·状态字同步头检测模块的设计 | 第28-30页 |
| ·数据处理模块的设计 | 第30-32页 |
| ·数据字同步头检测模块的设计 | 第32-33页 |
| ·状态控制模块的设计 | 第33-34页 |
| ·解码器的时序仿真验证 | 第34-37页 |
| ·1553B 编码器的设计 | 第37-39页 |
| ·编码器的设计原理 | 第37-38页 |
| ·编码器的时序仿真验证 | 第38-39页 |
| ·小结 | 第39-40页 |
| 第四章 协议处理器的设计与实现 | 第40-57页 |
| ·协议处理器的整体结构 | 第40-41页 |
| ·发送控制模块 | 第41-44页 |
| ·发送控制模块的设计方法 | 第41-42页 |
| ·发送控制模块的仿真验证 | 第42-44页 |
| ·数据存储器的设计 | 第44-47页 |
| ·读控制模块的设计 | 第47-51页 |
| ·读控制模块的设计原理 | 第47-48页 |
| ·读控制模块的仿真验证 | 第48-51页 |
| ·命令字分析模块的设计 | 第51-52页 |
| ·RT 响应超时模块的设计 | 第52-53页 |
| ·写控制模块的设计 | 第53-56页 |
| ·写控制模块的设计原理 | 第53-54页 |
| ·写控制模块的仿真验证 | 第54-56页 |
| ·小结 | 第56-57页 |
| 第五章 总线控制器的仿真研究 | 第57-63页 |
| 5. 1 Quartus II时序约束基础 | 第57-58页 |
| ·时序仿真结果 | 第58-62页 |
| ·小结 | 第62-63页 |
| 第六章 结论 | 第63-65页 |
| ·论文总结 | 第63页 |
| ·工作展望 | 第63-65页 |
| 参考文献 | 第65-68页 |
| 攻读硕士学位论文期间发表的论文及所取得的研究成果 | 第68-69页 |
| 致谢 | 第69页 |
