| 中文摘要 | 第1-8页 |
| ABSTRACT | 第8-20页 |
| 第一章 绪论 | 第20-34页 |
| 1．1 常用术语和概念 | 第20-21页 |
| 1．2 半导体产品特征循环对下一代半导体产品特征的预测 | 第21-23页 |
| 1．3 可重构计算系统 | 第23-29页 |
| 1．3．1 可重构技术的两个重要基础 | 第24-28页 |
| 1．3．1．1 硬件重构技术 | 第24-27页 |
| 1．3．1．2 软件技术 | 第27-28页 |
| 1．3．2 重构方式 | 第28-29页 |
| 1．4 可重构计算 | 第29-31页 |
| 1．4．1 两种传统求解方式 | 第29-30页 |
| 1．4．2 动态可重构电路的时间延拓属性——空间与时间双延拓计算 | 第30-31页 |
| 1．5 可重构计算系统与可重构计算模式 | 第31页 |
| 1．6 本文的主要研究内容和组织安排 | 第31-32页 |
| 1．7 课题来源 | 第32-34页 |
| 第二章 相关研究和DReAC协处理器简介 | 第34-50页 |
| 2．1 相关工作介绍 | 第34-37页 |
| 2．1．1 可重构协处理器 | 第35-36页 |
| 2．1．2 典型重构计算系统 | 第36-37页 |
| 2．2 DReAC协处理器的架构 | 第37-39页 |
| 2．3 | 第39-46页 |
| 2．3．1 全局控制器(GCU) | 第39-43页 |
| 2．3．2 DB和C-Cache | 第43页 |
| 2．3．3 PN结构 | 第43-45页 |
| 2．3．4 PNA内部互连结构 | 第45-46页 |
| 2．4 DReAC协处理器的主要工作模式和重构方式 | 第46-48页 |
| 2．4．1 PNA工作模式 | 第47页 |
| 2．4．2 PNA的重构方式 | 第47-48页 |
| 2．5 DReAC协处理器特征小结 | 第48-50页 |
| 第三章 DReAC协处理器的PN设计 | 第50-68页 |
| 3．1 DReAC协处理器的PN简介 | 第50-52页 |
| 3．1．1 DReAC-PN的特点 | 第50页 |
| 3．1．2 DReAC-PN的外特征 | 第50-51页 |
| 3．1．3 DReAC-PN的粒度选择 | 第51页 |
| 3．1．4 DReAC-PN的电路结构 | 第51-52页 |
| 3．2 DReAC-PN内部控制逻辑设计 | 第52-55页 |
| 3．3 DReAC-PN逻辑功能选择和指令集 | 第55-58页 |
| 3．3．1 典型应用算法分析和DReAC的功能选择 | 第55-56页 |
| 3．3．2 DReAC-PN指令集 | 第56-58页 |
| 3．4 DReAC-PN的电路功能模块设计 | 第58-66页 |
| 3．4．1 MUX的设计 | 第58-59页 |
| 3．4．2 ALU的设计 | 第59-62页 |
| 3．4．3 乘法器的设计 | 第62-65页 |
| 3．4．4 组合指令的设计 | 第65-66页 |
| 3．4．5 DReAC-PN内部寄存器组的设计 | 第66页 |
| 3．5 本章小结 | 第66-68页 |
| 第四章 DReAC协处理器阵列内部总线设计 | 第68-96页 |
| 4．1 DReAC协处理器的PNA相关总线说明 | 第68-69页 |
| 4．2 外部信号总线设计 | 第69-74页 |
| 4．2．1 配置指令总线 | 第69-70页 |
| 4．2．2 数据输入／输出总线 | 第70-72页 |
| 4．2．3 GCU控制总线 | 第72-74页 |
| 4．3 DReAC协处理器的PNA设计 | 第74-91页 |
| 4．3．1 相关研究工作 | 第74-77页 |
| 4．3．1．1 常见网络拓扑结构 | 第74-76页 |
| 4．3．1．2 网络性能分析的几个主要参数： | 第76页 |
| 4．3．1．3 部份可重构计算机的阵列特征 | 第76-77页 |
| 4．3．1．4 目前可重构阵列的不足 | 第77页 |
| 4．3．2 DReAC可重构计算阵列规模和基本拓扑形式 | 第77-78页 |
| 4．3．3 DReAC可重构阵列内部互连网络描述 | 第78-81页 |
| 4．3．4 DReAC协处理器PNA的内部互连模型 | 第81-83页 |
| 4．3．5 DReAC协处理器的网格模型的性能对比测试 | 第83-91页 |
| 4．3．5．1 典型算法(测试向量)的选择 | 第83-84页 |
| 4．3．5．2 实验和结论对比 | 第84-90页 |
| 4．3．5．3 小结 | 第90-91页 |
| 4．4 DReAC协处理器的PNA拓扑结构重构 | 第91-95页 |
| 4．4．1 1维网格映射到2维网格 | 第91-92页 |
| 4．4．2 完全2叉树向2维网格的映射 | 第92-93页 |
| 4．4．3 超立方体向2维网格的映射 | 第93-94页 |
| 4．4．4 小结 | 第94-95页 |
| 4．5 本章小节 | 第95-96页 |
| 第五章 DReAC协处理器的重构模型与计算模型 | 第96-112页 |
| 5．1 DReAC协处理器的重构 | 第96-97页 |
| 5．1．1 DReAC协处理器的动态重构方式 | 第96-97页 |
| 5．1．2 DReAC的动态重构的实现 | 第97页 |
| 5．2 DReAC可重构阵列的工作模式 | 第97-106页 |
| 5．2．1 阵列并行工作模式 | 第98-102页 |
| 5．2．2 并行流水工作模式 | 第102-103页 |
| 5．2．3 DReAC协处理器阵列的数学模型 | 第103-106页 |
| 5．3 阵列工作模式选择判据的研究 | 第106-110页 |
| 5．3．1 有关算法特征的一些描述 | 第106-107页 |
| 5．3．2 阵列工作模式选择判据 | 第107-110页 |
| 5．3．3 小结 | 第110页 |
| 5．4 本章小结 | 第110-112页 |
| 第六章 实验及结果分析 | 第112-142页 |
| 6．1 实验目的和环境 | 第112-113页 |
| 6．2 2维DCT变换在DReAC协处理器中的运行实验 | 第113-127页 |
| 6．2．1 快速DCT基本概念简介 | 第113-114页 |
| 6．2．2 FDCT在DReAC协处理器中的实现 | 第114-125页 |
| 6．2．2．1 工作模式选择 | 第115-117页 |
| 6．2．2．2 阵列并行模式下的2维DCT实现 | 第117-122页 |
| 6．2．2．3 并行流水模式下2维DCT实现 | 第122-125页 |
| 6．2．3 性能分析 | 第125-127页 |
| 6．2．3．1 DReAC工作模式选择 | 第125-126页 |
| 6．2．3．2 与处理器的性能比较 | 第126-127页 |
| 6．3 运动评估在DReAC协处理器上的运行实验 | 第127-133页 |
| 6．3．1 运动评估算法基本概念简介 | 第127-128页 |
| 6．3．2 FSBM算法在DReAC中的实现 | 第128-132页 |
| 6．3．2．1 FSMB算法在PNA上的配置指令流 | 第128-130页 |
| 6．3．2．2 执行过程 | 第130-132页 |
| 6．3．3 性能对比分析 | 第132-133页 |
| 6．4 IDEA加密算法在DReAC协处理器上的实现 | 第133-139页 |
| 6．4．1 IDEA算法简介 | 第133-135页 |
| 6．4．2 IDEA在DReAC中的实现 | 第135-138页 |
| 6．4．2．1 工作模式的选择 | 第136页 |
| 6．4．2．2 IDEA在DReAC上的实现 | 第136-138页 |
| 6．4．3 性能分析 | 第138-139页 |
| 6．5 本章小节 | 第139-142页 |
| 第七章 总结与展望 | 第142-144页 |
| 7．1 论文的主要工作和创新点 | 第142-143页 |
| 7．2 对DReAC协处理器后续研究工作的规划 | 第143-144页 |
| 参考文献 | 第144-148页 |
| 攻读博士学位期间发表的文章 | 第148页 |
