| 摘要 | 第1-4页 |
| Abstract | 第4-9页 |
| 第1章 引言 | 第9-23页 |
| ·SDH 设备时钟（SEC）及要求 | 第9-17页 |
| ·SDH 同步网 | 第9-10页 |
| ·SEC 的结构及工作原理 | 第10-11页 |
| ·SEC 的时钟指标要求 | 第11-17页 |
| ·已有的SEC 方案及缺陷 | 第17-20页 |
| ·DPLL+APLL 的方案 | 第17-19页 |
| ·专用时钟处理芯片实现方案 | 第19-20页 |
| ·SEC 芯片开发的项目目标及意义 | 第20-22页 |
| ·项目工作目标 | 第20-21页 |
| ·TSP8500 项目研发的意义 | 第21-22页 |
| ·论文的结构安排 | 第22-23页 |
| 第2章 TSP8500 总体设计及关键技术 | 第23-33页 |
| ·芯片的总体结构设计及原理 | 第23-26页 |
| ·芯片总体框图及外部功能 | 第23-24页 |
| ·系统时钟T0 的设计实现 | 第24-25页 |
| ·外同步时钟T4 的设计实现 | 第25-26页 |
| ·芯片的主要功能概述 | 第26-27页 |
| ·芯片关键技术——ADPLL | 第27-33页 |
| ·ADPLL 的整体结构及工作原理 | 第27-28页 |
| ·ADPLL 实现平滑源切换 | 第28-30页 |
| ·ADPLL 和传统PLL 的对比分析 | 第30-31页 |
| ·如何减小ADPLL 的输出时钟相位抖动 | 第31-33页 |
| 第3章 TSP8500 内部各逻辑模块的设计实现 | 第33-53页 |
| ·芯片顶层模块划分 | 第33-34页 |
| ·时钟产生模块（clk_generate） | 第34-35页 |
| ·模块功能描述 | 第34-35页 |
| ·实现框图 | 第35页 |
| ·模块功能的具体实现原理 | 第35页 |
| ·CPU 接口处理模块（cpu_interface） | 第35-37页 |
| ·功能描述 | 第35-36页 |
| ·实现框图 | 第36页 |
| ·功能详细设计实现 | 第36-37页 |
| ·选源模块（source） | 第37-46页 |
| ·模块功能描述 | 第37页 |
| ·模块实现功能框图 | 第37-38页 |
| ·模块功能的详细设计实现 | 第38-46页 |
| ·系统时钟产生模块（sysclk） | 第46-50页 |
| ·模块功能描述 | 第46页 |
| ·模块实现原理框图 | 第46-47页 |
| ·模块功能的详细设计实现 | 第47-50页 |
| ·外同步时钟模块（ext_clk） | 第50-51页 |
| ·模块功能描述 | 第50页 |
| ·模块实现原理框图 | 第50页 |
| ·模块的详细设计实现 | 第50-51页 |
| ·TSP8500 逻辑的设计实现的具体情况 | 第51-53页 |
| 第4章 TSP8500 芯片功能的测试验证 | 第53-66页 |
| ·测试DEMO 板介绍 | 第53-54页 |
| ·各项时钟指标的测试 | 第54-65页 |
| ·自由振荡频率准确度 | 第54-55页 |
| ·系统时钟环路牵引范围 | 第55-56页 |
| ·锁定模式下的漂移产生测试 | 第56-58页 |
| ·输出时钟抖动测试 | 第58-60页 |
| ·输入抖动容限测试 | 第60-61页 |
| ·噪声传递测试 | 第61-62页 |
| ·短期相位瞬变响应测试 | 第62-63页 |
| ·长期相位瞬变响应测试（保持模式下的漂移产生） | 第63-64页 |
| ·主备系统相位同步测试 | 第64-65页 |
| ·测试结论 | 第65-66页 |
| 第5章 结论 | 第66-67页 |
| 参考文献 | 第67-68页 |
| 致谢 | 第68-69页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第69页 |