| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·论文的背景 | 第7-8页 |
| ·研究的意义和存在的问题 | 第8页 |
| ·国内外研究进展 | 第8-10页 |
| ·本论文主要的工作 | 第10页 |
| ·本文的结构 | 第10-11页 |
| 第二章 FPGA 的基本原理与基本构架 | 第11-19页 |
| ·FPGA 介绍 | 第11-12页 |
| ·FPGA 的结构 | 第12-18页 |
| ·可编程阵列 | 第13页 |
| ·输入输出模块 | 第13-15页 |
| ·可配置逻辑模块 | 第15-16页 |
| ·专用存储器 | 第16-17页 |
| ·布线资源 | 第17-18页 |
| ·锁相电路 | 第18页 |
| ·本章小结 | 第18-19页 |
| 第三章 锁相环和延迟锁相环的基本原理 | 第19-31页 |
| ·锁相环的基本原理 | 第19-27页 |
| ·锁相环的结构 | 第19-21页 |
| ·锁相环的线性模型 | 第21-23页 |
| ·电荷泵锁相环 | 第23-27页 |
| ·延迟锁相环原理 | 第27-29页 |
| ·延迟锁相环的基本原理 | 第27页 |
| ·延迟锁相环的基本结构 | 第27-29页 |
| ·本章小结 | 第29-31页 |
| 第四章 数字延迟锁相环设计 | 第31-49页 |
| ·本项目中数字延迟锁相环概述 | 第31页 |
| ·本项目所采用的数字延迟锁相环的结构框图与原理 | 第31-34页 |
| ·简化DLL 的原理与基本框图 | 第31-32页 |
| ·数字DLL 的结构框图与原理 | 第32-34页 |
| ·各部分电路的形式 | 第34-42页 |
| ·鉴相器 | 第34-35页 |
| ·延迟单元 | 第35页 |
| ·可调延迟线 | 第35-36页 |
| ·时钟移相器 | 第36-38页 |
| ·输出选择及其各种输出时钟的生成 | 第38-40页 |
| ·主延迟器 | 第40页 |
| ·控制电路设计 | 第40-42页 |
| ·采用格雷码计数器来实现数据选择器的编码 | 第42页 |
| ·低功耗设计 | 第42-47页 |
| ·FPGA 中的时钟网络分布 | 第47-48页 |
| ·本章小结 | 第48-49页 |
| 第五章 FPGA 仿真平台的建立以及DLL 在FPGA 系统中的仿真 | 第49-61页 |
| ·DLL 的仿真方法 | 第49-52页 |
| ·相位检测器的仿真 | 第50页 |
| ·控制器的仿真 | 第50-51页 |
| ·延迟单元的仿真 | 第51页 |
| ·整个全数字延迟锁相环的仿真 | 第51-52页 |
| ·FPGA 仿真平台的搭建原理及其方法 | 第52-55页 |
| ·FPGA 配置下载模式介绍 | 第52-54页 |
| ·基于SelectMap 下载模式的FPGA 仿真平台搭建原理及其方法 | 第54-55页 |
| ·针对FPGA 系统中的时钟分布网络进行的DLL 功能仿真结果 | 第55-59页 |
| ·本章小结 | 第59-61页 |
| 第六章 总结 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-67页 |
| 附录 | 第67-71页 |
