| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-13页 |
| 第一章 绪论 | 第13-21页 |
| ·课题研究背景 | 第13-17页 |
| ·SDRAM 的发展状况 | 第13-16页 |
| ·DDR2 SDRAM 控制器的发展 | 第16页 |
| ·本课题 DDR2 SDRAM 控制器的特点 | 第16-17页 |
| ·课题研究内容 | 第17-18页 |
| ·课题研究意义 | 第18-19页 |
| ·论文结构 | 第19-21页 |
| 第二章 DDR2 SDRAM 的基本操作和指令 | 第21-32页 |
| ·DDR2 SDRAM 的系统结构 | 第21-23页 |
| ·DDR2 SDRAM 的外部引脚 | 第21页 |
| ·DDR2 SDRAM 的内部结构 | 第21-22页 |
| ·DDR2 SDRAM 的状态机 | 第22-23页 |
| ·DDR2 SDRAM 的初始化 | 第23-25页 |
| ·DDR2 SDRAM 的初始化过程 | 第23-24页 |
| ·模式寄存器的配置 | 第24页 |
| ·外部模式寄存器的配置 | 第24-25页 |
| ·DDR2 SDRAM 的访问操作指令 | 第25-28页 |
| ·DDR2 的操作原理 | 第26页 |
| ·附加延迟 AL 的设定 | 第26-27页 |
| ·行有效与列寻址 | 第27页 |
| ·读/写指令 | 第27-28页 |
| ·DDR2 SDRAM 的读/写时序 | 第28-32页 |
| ·数据输出（读操作） | 第28页 |
| ·数据输入（写操作） | 第28-29页 |
| ·突发传输 | 第29-32页 |
| 第三章 DDR2 SDRAM 控制器 IP 的设计 | 第32-49页 |
| ·DDR2 SDRAM 控制器的系统级设计 | 第32-35页 |
| ·DDR2 SDRAM 控制器的整体架构 | 第32-34页 |
| ·控制器的状态机设计 | 第34-35页 |
| ·DDR2 SDRAM 控制器的 RTL 级设计 | 第35-49页 |
| ·初始化模块的设计 | 第36-39页 |
| ·配置模块的设计 | 第39-42页 |
| ·执行模块的设计 | 第42-43页 |
| ·数据通道模块的设计 | 第43-45页 |
| ·其它相关模块的设计 | 第45-49页 |
| 第四章 DDR2 SDRAM 控制器 IP 的仿真验证 | 第49-63页 |
| ·控制器与 Altera 数字 PHY 的接口设计 | 第49-52页 |
| ·PHY 的结构 | 第49页 |
| ·PHY 的四层接口 | 第49-52页 |
| ·控制器与 PHY 的接口设计 | 第52页 |
| ·验证平台 | 第52-54页 |
| ·验证平台（Testbench）的组成 | 第53-54页 |
| ·DDR2 SDRAM 控制器 IP 的 RTL 级仿真 | 第54-57页 |
| ·仿真平台的搭建 | 第54-56页 |
| ·仿真测试激励输入 | 第56页 |
| ·仿真的执行 | 第56-57页 |
| ·仿真结果 | 第57-63页 |
| 第五章 DDR2 SDRAM 控制器 IP 的 FPGA 验证 | 第63-68页 |
| ·Stratix II GX 90 验证平台 | 第63-64页 |
| ·验证方案 | 第64-68页 |
| 第六章 总结与展望 | 第68-70页 |
| ·论文成果总结 | 第68-69页 |
| ·进一步工作展望 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 攻读硕士学位期间发表的论文 | 第73-74页 |
