基于CMOS忆阻器混合电路的递归神经网络研究与设计
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第12-20页 |
| 1.1 研究背景及意义 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-18页 |
| 1.2.1 国外研究现状 | 第14-17页 |
| 1.2.2 国内研究现状 | 第17-18页 |
| 1.3 本文研究内容 | 第18页 |
| 1.4 本文的组织结构 | 第18-20页 |
| 第2章 忆阻器与神经网络概述 | 第20-36页 |
| 2.1 忆阻器 | 第20-26页 |
| 2.1.1 忆阻器的定义 | 第20-24页 |
| 2.1.2 线性忆阻器的建模与分析 | 第24-26页 |
| 2.2 神经网络 | 第26-32页 |
| 2.2.1 神经网络原理 | 第26-27页 |
| 2.2.2 前馈神经网络 | 第27-28页 |
| 2.2.3 递归神经网络 | 第28-31页 |
| 2.2.4 递归神经网络的应用 | 第31-32页 |
| 2.3 忆阻神经网络 | 第32-35页 |
| 2.3.1 忆阻突触 | 第32-33页 |
| 2.3.2 神经网络电路训练策略 | 第33-34页 |
| 2.3.3 忆阻器在递归神经网络中的应用 | 第34-35页 |
| 2.4 小结 | 第35-36页 |
| 第3章 基于忆阻器交叉阵列的递归神经网络 | 第36-49页 |
| 3.1 忆阻突触与神经元的设计 | 第36-41页 |
| 3.1.1 忆阻器交叉阵列电路设计 | 第36-38页 |
| 3.1.2 编码方案与神经元的设计 | 第38-41页 |
| 3.2 忆阻CW-RNN网络电路 | 第41-43页 |
| 3.3 实验与结果分析 | 第43-48页 |
| 3.3.1 分类性能分析 | 第43-47页 |
| 3.3.2 电路性能分析 | 第47-48页 |
| 3.4 小结 | 第48-49页 |
| 第4章 通用型CW-RNN电路结构 | 第49-59页 |
| 4.1 CW-RNN中的忆阻器交叉阵列 | 第49-51页 |
| 4.1.1 输入-隐藏层之间的阵列结构(MC1) | 第49-50页 |
| 4.1.2 隐藏层-隐藏层的阵列结构(MC2) | 第50-51页 |
| 4.2 控制电路 | 第51-54页 |
| 4.2.1 忆阻器写控制电路 | 第51-53页 |
| 4.2.2 频率控制电路 | 第53-54页 |
| 4.3 总体结构 | 第54-55页 |
| 4.4 实验与结果分析 | 第55-58页 |
| 4.4.1 分类性能分析 | 第55-57页 |
| 4.4.2 电路性能分析 | 第57-58页 |
| 4.5 小结 | 第58-59页 |
| 结论 | 第59-61页 |
| 参考文献 | 第61-67页 |
| 致谢 | 第67页 |
