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三维垂直结构阻变存储器架构和电路关键问题研究

摘要第5-6页
Abstract第6页
第一章 绪论第7-18页
    1.1 对分立式高密度存储器的市场需求第7-9页
    1.2 Flash简介与技术瓶颈第9-14页
        1.2.1 Flash工作原理第9-11页
        1.2.2 高密度NAND Flash第11-13页
        1.2.3 Nand Flash高密度发展的瓶颈第13-14页
    1.3 RRAM技术优势及待解决问题第14-17页
        1.3.1 RRAM工作原理第14-16页
        1.3.2 高密度优势第16页
        1.3.3 待解决问题第16-17页
    1.4 论文结构安排第17-18页
第二章 架构设计第18-35页
    2.1 已存在的一些高密度存储架构及分析第18-24页
        2.1.1 2D NAND Flash架构及架构分析第18-19页
        2.1.2 3D Horizontal NAND Flash架构及架构分析第19-21页
        2.1.3 3D Vertical NAND Flash架构及架构分析第21-22页
        2.1.4 3D Horizontal RRAM架构及架构分析第22-23页
        2.1.5 3D Vertical RRAM架构及架构分析第23-24页
    2.2 3D Shunting Vertical RRAM架构第24-34页
        2.2.1 采用Shunting结构第24-32页
        2.2.2 并行操作方式第32-33页
        2.2.3 高密度优势第33-34页
    2.3 本章小结第34-35页
第三章 抑制高密度三维垂直结构RRAM IR Drop影响的研究第35-45页
    3.1 IR Drop对read/reset/set造成的影响第35-39页
        3.1.1 降低read操作可靠性第35-37页
        3.1.2 降低set/reset可靠性第37-39页
    3.2 Ref-cell-read方案抑制Read IR Drop影响第39-43页
        3.2.1 Ref-cell-read方案结构及原理第39-42页
        3.2.2 Ref cell预写方法第42-43页
    3.3 Set/Reset-Verify方案抑制Write IR Drop的影响第43-44页
    3.4 本章小结第44-45页
第四章 抑制高密度三维垂直结构RRAM Disturbance的研究第45-68页
    4.1 Disurbance分析第45-55页
        4.1.1 Read过程Disturbance分析第47-50页
        4.1.2 Reset过程Disturbance分析第50-53页
        4.1.3 Set过程Disturbance分析第53-55页
    4.2 2D(iode)1R(esistor)方案第55-66页
        4.2.1 2D1R-RRAM结构第55-58页
        4.2.2 2D1R方案抑制set过程Disturbance原理第58-61页
        4.2.3 2D1R方案对Disturbance的抑制情况第61-64页
        4.2.4 2D1R方案对工艺参数的需求第64-66页
    4.3 本章小结第66-68页
第五章 抑制高密度三维垂直结构RRAM过大阵列导致长延时的研究第68-74页
    5.1 过长选通延时问题分析第68-69页
    5.2 Tick-tuck方案第69-73页
        5.2.1 Tick-tuck方案原理第69-70页
        5.2.2 Tick-tuck方案具体实现第70-73页
    5.3 本章小结第73-74页
第六章 高密度三维垂直结构RRAM的功耗问题研究第74-80页
    6.1 Read功耗分析第74-76页
    6.2 Reset功耗分析第76-78页
    6.3 Set功耗分析第78-79页
    6.4 本章小结第79-80页
第七章 总结与展望第80-81页
    7.1 工作总结第80页
    7.2 设想与展望第80-81页
参考文献第81-83页
论文发表与专利情况第83-84页
致谢第84-85页

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