基于级联神经网络的预失真器设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 主要研究内容与结构安排 | 第13-14页 |
| 第二章 级联BP神经网络功率放大器预失真方案 | 第14-32页 |
| 2.1 宽带功放参与的神经网络学习过程 | 第15-17页 |
| 2.1.1 有教师监督学习过程 | 第15-16页 |
| 2.1.2 无教师监督学习过程 | 第16-17页 |
| 2.2 级联BP神经网络预失真结构分析 | 第17-18页 |
| 2.3 级联BP神经网络算法改进 | 第18-30页 |
| 2.3.1 传统BP神经网络预失真模型算法的不足 | 第19-22页 |
| 2.3.2 拟牛顿算法 | 第22-23页 |
| 2.3.3 BP神经网络信号处理与误差迭代改进 | 第23-26页 |
| 2.3.4 仿真验证 | 第26-30页 |
| 2.4 本章小结 | 第30-32页 |
| 第三章 级联BP神经网络预失真器验证 | 第32-46页 |
| 3.1 E类功放失真特性 | 第32-36页 |
| 3.1.1 E类功放分贝压缩点功率 | 第32-34页 |
| 3.1.2 E类功放ACPR分布 | 第34-36页 |
| 3.2 数字预失真验证平台 | 第36-38页 |
| 3.3 验证平台样本信号采集 | 第38-40页 |
| 3.3.1 线性均衡 | 第38-39页 |
| 3.3.2 频谱缝合 | 第39-40页 |
| 3.4 性能测试 | 第40-45页 |
| 3.4.1 性能指标测试 | 第40-42页 |
| 3.4.2 性能比较 | 第42-45页 |
| 3.5 本章小结 | 第45-46页 |
| 第四章 级联BP神经网络预失真FPGA实现 | 第46-65页 |
| 4.1 硬件设计 | 第46-56页 |
| 4.1.1 电源设计 | 第47-50页 |
| 4.1.2 高速DA设计 | 第50-54页 |
| 4.1.3 下载仿真接口设计 | 第54-55页 |
| 4.1.4 硬件实物 | 第55-56页 |
| 4.2 程序设计 | 第56-64页 |
| 4.2.1 数据格式转换与误差分析 | 第56-57页 |
| 4.2.2 输入层神经元设计 | 第57页 |
| 4.2.3 隐含层神经元设计 | 第57-59页 |
| 4.2.4 输出层神经元设计 | 第59-60页 |
| 4.2.5 仿真测试 | 第60-64页 |
| 4.3 本章小结 | 第64-65页 |
| 第五章 总结与展望 | 第65-67页 |
| 5.1 总结 | 第65页 |
| 5.2 展望 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-72页 |
| 附录 | 第72-90页 |
