| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 课题背景与意义 | 第8页 |
| 1.2 国内外研究现状 | 第8-9页 |
| 1.3 研究内容与设计指标 | 第9-10页 |
| 1.3.1 研究内容 | 第9-10页 |
| 1.3.2 设计指标 | 第10页 |
| 1.4 论文组织 | 第10-12页 |
| 第二章 AMBAAXI4总线协议与Aurora协议分析 | 第12-22页 |
| 2.1 AMBAAXI4总线协议 | 第12-15页 |
| 2.1.1 AXI4接口 | 第12-14页 |
| 2.1.2 AXI4-Lite接口 | 第14-15页 |
| 2.2 Aurora协议 | 第15-21页 |
| 2.2.1 Aurora协议概述 | 第15-16页 |
| 2.2.2 Aurora 64B/66B P核分析 | 第16-21页 |
| 2.3 本章小结 | 第21-22页 |
| 第三章 定制AOC IP核的架构设计 | 第22-30页 |
| 3.1 定制AOC IP核的结构分析 | 第22-23页 |
| 3.2 AOC IP核接口说明 | 第23-28页 |
| 3.2.1 全局信号 | 第24页 |
| 3.2.2 AXI接口信号 | 第24-26页 |
| 3.2.3 设备接口信号 | 第26-28页 |
| 3.3 AOC时钟及复位方案 | 第28-29页 |
| 3.4 AOC链路校准及自动协商功能 | 第29页 |
| 3.5 本章小结 | 第29-30页 |
| 第四章 定制AOC IP核的模块设计 | 第30-48页 |
| 4.1 AOC主核设计 | 第30-39页 |
| 4.1.1 写地址模块 | 第30-31页 |
| 4.1.2 写数据模块 | 第31页 |
| 4.1.3 读地址模块 | 第31-32页 |
| 4.1.4 读数据模块 | 第32页 |
| 4.1.5 写响应模块 | 第32-33页 |
| 4.1.6 特殊通道模块 | 第33-34页 |
| 4.1.7 目标数据管理模块 | 第34-35页 |
| 4.1.8 物理层模块 | 第35-39页 |
| 4.1.9 解码模块 | 第39页 |
| 4.2 AOC从核设计 | 第39-44页 |
| 4.2.1 物理层模块 | 第39-41页 |
| 4.2.2 解码模块 | 第41页 |
| 4.2.3 写地址模块 | 第41-42页 |
| 4.2.4 写数据模块 | 第42页 |
| 4.2.5 读地址模块 | 第42页 |
| 4.2.6 读数据模块 | 第42-43页 |
| 4.2.7 写响应模块 | 第43页 |
| 4.2.8 目标数据管理模块 | 第43-44页 |
| 4.3 AXI4-Lite接口模块设计 | 第44-47页 |
| 4.3.1 AXI4-Lite主模块 | 第44-46页 |
| 4.3.2 AXI4-Lite从模块 | 第46-47页 |
| 4.4 本章小结 | 第47-48页 |
| 第五章 验证及结果分析 | 第48-68页 |
| 5.1 总线跨芯片扩展系统介绍 | 第48-49页 |
| 5.2 验证平台的系统设计 | 第49-61页 |
| 5.2.1 本地SoPC的搭建 | 第49-55页 |
| 5.2.2 远端SoPC的搭建 | 第55-61页 |
| 5.3 SoPC的FPGA原型验证 | 第61-67页 |
| 5.3.1 FPGA验证平台 | 第61页 |
| 5.3.2 FPGA验证过程 | 第61-64页 |
| 5.3.3 内存带宽测试结果分析 | 第64-67页 |
| 5.4 本章小结 | 第67-68页 |
| 第六章 总结与展望 | 第68-70页 |
| 6.1 总结 | 第68页 |
| 6.2 展望 | 第68-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-74页 |
| 攻读硕士学位期间的成果 | 第74页 |