基于Nios Ⅱ双核处理器的数字水印系统的设计
| 摘要 | 第1-4页 |
| Abstract | 第4-9页 |
| 第一章 绪论 | 第9-15页 |
| ·课题研究背景 | 第9-10页 |
| ·Qsys系统集成技术 | 第10-11页 |
| ·多核处理器技术 | 第11-13页 |
| ·数字水印技术的研究现状 | 第13页 |
| ·本文结构及主要研究内容 | 第13-15页 |
| 第二章 Nios Ⅱ多核处理技术 | 第15-30页 |
| ·Nios Ⅱ嵌入式软核处理器 | 第15-19页 |
| ·Nios Ⅱ处理器的特性及类型 | 第15-16页 |
| ·Nios Ⅱ处理器的体系结构 | 第16-19页 |
| ·Nios Ⅱ多核处理系统的基本架构 | 第19-21页 |
| ·Nios Ⅱ多核处理器之间的通信设计 | 第21-28页 |
| ·基于双端口RAM和PIO核的通信方案 | 第21-23页 |
| ·基于互斥硬核和共享存储的通信方案 | 第23-25页 |
| ·基于邮箱内核的通信方案 | 第25-26页 |
| ·基于通用串行总线的通信方案 | 第26-27页 |
| ·基于PIO核自定义协议的通信方案 | 第27-28页 |
| ·多核通信方案的比较 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第三章 数字图像水印处理的理论基础 | 第30-35页 |
| ·数字水印技术的基本框架 | 第30-32页 |
| ·数字水印技术的典型算法 | 第32-33页 |
| ·空间域水印算法 | 第32页 |
| ·变换域水印算法 | 第32-33页 |
| ·一种针对BMP彩色图像的数字水印算法 | 第33-34页 |
| ·本章小结 | 第34-35页 |
| 第四章 离散余弦变换的理论分析及硬件实现 | 第35-50页 |
| ·离散余弦变换的理论分析 | 第35-40页 |
| ·一维DCT的定义及算法优化 | 第35-38页 |
| ·二维DCT的定义及算法优化 | 第38-39页 |
| ·二维DCT变换的物理意义 | 第39-40页 |
| ·离散余弦变换的硬件实现 | 第40-49页 |
| ·已存在的软件及硬件实现方案 | 第40-41页 |
| ·Verilog HDL概述 | 第41页 |
| ·开发工具简介 | 第41-42页 |
| ·DCT变换的硬件设计 | 第42-49页 |
| ·本章小结 | 第49-50页 |
| 第五章 单核数字水印系统的软硬件协同设计 | 第50-67页 |
| ·软硬件协同设计概述 | 第50-51页 |
| ·FPGA器件概述 | 第51-52页 |
| ·Qsys设计概述 | 第52-55页 |
| ·Qsys系统互连架构 | 第55-57页 |
| ·单核数字水印系统的硬件设计 | 第57-64页 |
| ·数字水印系统硬件总体框架 | 第57-58页 |
| ·自定义组件的添加 | 第58-60页 |
| ·单核数字水印系统的硬件系统搭建 | 第60-64页 |
| ·单核数字水印系统的软件设计 | 第64-66页 |
| ·本章小结 | 第66-67页 |
| 第六章 双核数字水印系统的软硬件设计 | 第67-81页 |
| ·Mutex互斥核 | 第67-68页 |
| ·栅障同步 | 第68-69页 |
| ·双核数字水印系统的硬件设计 | 第69-73页 |
| ·双核数字水印系统的硬件系统搭建 | 第69-72页 |
| ·双核数字水印系统的时序约束 | 第72-73页 |
| ·双核数字水印系统的软件设计 | 第73-80页 |
| ·系统软件总体设计 | 第73-75页 |
| ·有限状态机 | 第75-78页 |
| ·Master与Slave之间的通信 | 第78-79页 |
| ·算法优化 | 第79-80页 |
| ·本章小结 | 第80-81页 |
| 第七章 系统调试与结果分析 | 第81-84页 |
| ·双核系统的下载与调试 | 第81-82页 |
| ·单核系统与双核系统对比分析 | 第82-83页 |
| ·本章小结 | 第83-84页 |
| 第八章 总结与展望 | 第84-86页 |
| ·论文总结 | 第84页 |
| ·工作展望 | 第84-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-90页 |
| 附录A：攻读硕士学位期间发表的专著 | 第90-91页 |
| 附录B：Slave处理器部分源程序 | 第91-94页 |
