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基于Cadence的高速PCB信号完整性问题研究、仿真与应用

摘要第1-5页
ABSTRACT第5-9页
图目录第9-13页
表目录第13-14页
缩略词表第14-15页
第一章 引言第15-22页
   ·论文的研究背景第15-17页
   ·项目简要介绍第17-19页
     ·项目要求第17页
     ·项目设计原理第17-19页
   ·论文的选题依据第19-20页
   ·论文研究侧重点第20页
   ·论文结构第20-22页
第二章 高速PCB 信号完整性基础理论研究第22-33页
   ·信号完整性基础理论第22-26页
     ·高速电路信号的界定第22-23页
     ·信号完整性定义第23-24页
     ·常见的信号完整性问题第24-25页
     ·理想元件的阻抗第25-26页
   ·传输线基础理论第26-32页
     ·传输线的基本概念第26-27页
     ·传输线的物理模型第27-29页
     ·传输线的特征阻抗第29-31页
     ·常见传输线参数计算第31-32页
   ·本章小结第32-33页
第三章 高速PCB 信号完整性仿真方法研究第33-41页
   ·高速PCB 信号完整性仿真工具第33-34页
   ·高速PCB 信号完整性仿真模型第34-39页
     ·SPICE 模型第34页
     ·IBIS 模型第34-39页
   ·基于 Cadence 的 SI 仿真步骤第39-40页
   ·本章小结第40-41页
第四章 传输线反射基础理论及仿真研究第41-65页
   ·反射的形成机理第41-43页
   ·影响反射的因素第43-55页
     ·阻性负载所引起的反射问题第43-44页
     ·容性负载所引起的反射问题第44-49页
     ·感性突变所引起的反射问题第49-51页
     ·短传输线引起的反射问题第51-53页
     ·传输线延时对反射问题的影响第53-55页
   ·端接技术研究第55-63页
     ·点对点拓扑各种端接策略第55-59页
     ·点对点拓扑各种端接策略比较第59-60页
     ·点对多点拓扑端接第60-61页
     ·差分线端接第61-63页
   ·本章小结第63-65页
第五章 传输线串扰基础理论及仿真研究第65-81页
   ·串扰的形成机理第65-73页
     ·串扰的定义第65-66页
     ·耦合噪声与饱和长度第66-67页
     ·容性耦合第67-69页
     ·感性耦合第69页
     ·近端串扰(NEXT)第69-71页
     ·远端串扰(FEXT)第71-73页
   ·常见传输线串扰计算第73页
   ·影响串扰的因素第73-79页
     ·电流流向对串扰的影响第74-75页
     ·两线间距P 与两线耦合长度L 对串扰的影响第75-76页
     ·干扰源信号频率对串扰的影响第76-77页
     ·传输线特征阻抗对串扰的影响第77-78页
     ·反射对串扰的影响第78-79页
   ·减小串扰的措施第79-80页
   ·本章小结第80-81页
第六章 基于CADENCE_ ALLEGRO 的信号完整性仿真在设计实例中的应用第81-107页
   ·高速PCB 设计要点第81-84页
     ·层叠设计第81-82页
     ·布局要点第82页
     ·过孔问题第82-83页
     ·走线要点第83-84页
   ·布局前仿真第84-98页
     ·仿真前的准备第84页
     ·关键网络仿真分析第84-98页
   ·布线后拓扑提取与验证第98-105页
     ·时钟缓冲芯片到FPGA 网络后仿真第99-100页
     ·AD 时钟信号网络后仿真第100-101页
     ·AD 数据总线后仿真第101-103页
     ·FPGA 与配置芯片控制信号网络后仿真第103-104页
     ·DA 时钟信号网络后仿真第104-105页
   ·PCB 板实物图第105-106页
   ·本章小结第106-107页
第七章 总结与展望第107-109页
致谢第109-110页
参考文献第110-111页
个人简历与攻硕期间取得的研究成果第111-112页

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