摘要 | 第1-5页 |
ABSTRACT | 第5-9页 |
图目录 | 第9-13页 |
表目录 | 第13-14页 |
缩略词表 | 第14-15页 |
第一章 引言 | 第15-22页 |
·论文的研究背景 | 第15-17页 |
·项目简要介绍 | 第17-19页 |
·项目要求 | 第17页 |
·项目设计原理 | 第17-19页 |
·论文的选题依据 | 第19-20页 |
·论文研究侧重点 | 第20页 |
·论文结构 | 第20-22页 |
第二章 高速PCB 信号完整性基础理论研究 | 第22-33页 |
·信号完整性基础理论 | 第22-26页 |
·高速电路信号的界定 | 第22-23页 |
·信号完整性定义 | 第23-24页 |
·常见的信号完整性问题 | 第24-25页 |
·理想元件的阻抗 | 第25-26页 |
·传输线基础理论 | 第26-32页 |
·传输线的基本概念 | 第26-27页 |
·传输线的物理模型 | 第27-29页 |
·传输线的特征阻抗 | 第29-31页 |
·常见传输线参数计算 | 第31-32页 |
·本章小结 | 第32-33页 |
第三章 高速PCB 信号完整性仿真方法研究 | 第33-41页 |
·高速PCB 信号完整性仿真工具 | 第33-34页 |
·高速PCB 信号完整性仿真模型 | 第34-39页 |
·SPICE 模型 | 第34页 |
·IBIS 模型 | 第34-39页 |
·基于 Cadence 的 SI 仿真步骤 | 第39-40页 |
·本章小结 | 第40-41页 |
第四章 传输线反射基础理论及仿真研究 | 第41-65页 |
·反射的形成机理 | 第41-43页 |
·影响反射的因素 | 第43-55页 |
·阻性负载所引起的反射问题 | 第43-44页 |
·容性负载所引起的反射问题 | 第44-49页 |
·感性突变所引起的反射问题 | 第49-51页 |
·短传输线引起的反射问题 | 第51-53页 |
·传输线延时对反射问题的影响 | 第53-55页 |
·端接技术研究 | 第55-63页 |
·点对点拓扑各种端接策略 | 第55-59页 |
·点对点拓扑各种端接策略比较 | 第59-60页 |
·点对多点拓扑端接 | 第60-61页 |
·差分线端接 | 第61-63页 |
·本章小结 | 第63-65页 |
第五章 传输线串扰基础理论及仿真研究 | 第65-81页 |
·串扰的形成机理 | 第65-73页 |
·串扰的定义 | 第65-66页 |
·耦合噪声与饱和长度 | 第66-67页 |
·容性耦合 | 第67-69页 |
·感性耦合 | 第69页 |
·近端串扰(NEXT) | 第69-71页 |
·远端串扰(FEXT) | 第71-73页 |
·常见传输线串扰计算 | 第73页 |
·影响串扰的因素 | 第73-79页 |
·电流流向对串扰的影响 | 第74-75页 |
·两线间距P 与两线耦合长度L 对串扰的影响 | 第75-76页 |
·干扰源信号频率对串扰的影响 | 第76-77页 |
·传输线特征阻抗对串扰的影响 | 第77-78页 |
·反射对串扰的影响 | 第78-79页 |
·减小串扰的措施 | 第79-80页 |
·本章小结 | 第80-81页 |
第六章 基于CADENCE_ ALLEGRO 的信号完整性仿真在设计实例中的应用 | 第81-107页 |
·高速PCB 设计要点 | 第81-84页 |
·层叠设计 | 第81-82页 |
·布局要点 | 第82页 |
·过孔问题 | 第82-83页 |
·走线要点 | 第83-84页 |
·布局前仿真 | 第84-98页 |
·仿真前的准备 | 第84页 |
·关键网络仿真分析 | 第84-98页 |
·布线后拓扑提取与验证 | 第98-105页 |
·时钟缓冲芯片到FPGA 网络后仿真 | 第99-100页 |
·AD 时钟信号网络后仿真 | 第100-101页 |
·AD 数据总线后仿真 | 第101-103页 |
·FPGA 与配置芯片控制信号网络后仿真 | 第103-104页 |
·DA 时钟信号网络后仿真 | 第104-105页 |
·PCB 板实物图 | 第105-106页 |
·本章小结 | 第106-107页 |
第七章 总结与展望 | 第107-109页 |
致谢 | 第109-110页 |
参考文献 | 第110-111页 |
个人简历与攻硕期间取得的研究成果 | 第111-112页 |