| 摘要 | 第1-5页 |
| ABSTRACT | 第5-13页 |
| 第一章 引言 | 第13-19页 |
| ·问题的提出及研究意义 | 第13-14页 |
| ·分时交替ADC 国内外研究现状 | 第14-17页 |
| ·本次研究目标与思路介绍 | 第17页 |
| ·本人所做的工作与文章的结构安排 | 第17-19页 |
| 第二章 分时交替ADC 采样理论基础 | 第19-35页 |
| ·模数转换器的性能指标 | 第19-23页 |
| ·静态指标 | 第19-20页 |
| ·动态指标 | 第20-21页 |
| ·参数测试的注意事项 | 第21-23页 |
| ·信号采样的基本理论 | 第23-24页 |
| ·理想分时交替ADC 实现原理 | 第24-27页 |
| ·单通道A/D 采样原理 | 第24-25页 |
| ·分时交替ADC 采样原理 | 第25-27页 |
| ·分时交替ADC 误差建模 | 第27-31页 |
| ·TIADC 误差模型 | 第27-29页 |
| ·TIADC 误差分析 | 第29-31页 |
| ·TIADC 误差模型仿真 | 第31页 |
| ·TIADC 时钟失配校准技术简介 | 第31-34页 |
| ·提高分相时钟网络性能 | 第32-34页 |
| ·数字后处理技术 | 第34页 |
| ·本章小结 | 第34-35页 |
| 第三章 TIADC 时钟失配的自适应数字校准算法研究 | 第35-49页 |
| ·TIADC 自适应校准总体框架搭建 | 第35-37页 |
| ·自适应系统简介 | 第35-36页 |
| ·TIADC 时钟失配自适应校准方案架构 | 第36-37页 |
| ·基于FARROW 结构的自适应数字校准算法设计 | 第37-45页 |
| ·FARROW 结构电路参数设计 | 第37-43页 |
| ·基于均方误差最小化的时钟失配目标函数设计 | 第43-44页 |
| ·基于最速下降法的时钟误差更新策略 | 第44-45页 |
| ·两通道TIADC 时钟失配自适应校准算法仿真 | 第45-46页 |
| ·基于FARROW 结构的时钟校准算法缺陷及改进方案介绍 | 第46-48页 |
| ·使用FARROW 结构的缺陷 | 第46-47页 |
| ·改进思路介绍 | 第47-48页 |
| ·本章小结 | 第48-49页 |
| 第四章 基于测试信号的TIADC 时钟失配数字校准算法研究 | 第49-66页 |
| ·基于正弦拟合的TIADC 通道间误差估计 | 第49-52页 |
| ·正弦拟合的基本原理 | 第49-51页 |
| ·TIADC 误差估计效果仿真 | 第51-52页 |
| ·基于加权最小二乘法的理想重构滤波器设计及仿真 | 第52-62页 |
| ·重构模型分析 | 第52-54页 |
| ·信号重构条件 | 第54-55页 |
| ·基于最小二乘法的滤波器参数求取及仿真 | 第55-58页 |
| ·滤波器参数设计的改进——加权最小二乘法 | 第58-62页 |
| ·理想重构滤波器的增益缩放功能 | 第62页 |
| ·理想重构滤波器的多相结构分解 | 第62-65页 |
| ·本章小结 | 第65-66页 |
| 第五章 TIADC 时钟失配校准电路设计与实现 | 第66-82页 |
| ·算法的实现性分析 | 第66-67页 |
| ·电路对算法的选择性 | 第66-67页 |
| ·设计采用的时钟失配校准算法 | 第67页 |
| ·TIADC 数字校准电路总体设计框图搭建 | 第67-68页 |
| ·数字校准电路设计指标与接口定义 | 第68-72页 |
| ·电路设计指标 | 第68-69页 |
| ·时钟失配校准电路接口定义 | 第69-70页 |
| ·电路内部传输信号位宽设计 | 第70-72页 |
| ·时钟失配数字校准电路设计 | 第72-74页 |
| ·理想重构滤波器电路设计 | 第72-73页 |
| ·复用模块电路设计 | 第73-74页 |
| ·功能仿真验证与结果分析 | 第74-77页 |
| ·功能仿真验证平台 | 第74-75页 |
| ·功能仿真及结果分析 | 第75-77页 |
| ·数字校准电路的综合与测试 | 第77-81页 |
| ·电路资源利用情况 | 第78页 |
| ·数字校准电路测试 | 第78-81页 |
| ·本章小结 | 第81-82页 |
| 第六章 总结与展望 | 第82-84页 |
| ·总结 | 第82页 |
| ·展望 | 第82-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-89页 |
| 个人简历及攻读硕士学位期间的研究成果 | 第89-90页 |
