| 摘要 | 第1-6页 |
| Abstract | 第6-11页 |
| 第一章 绪论 | 第11-14页 |
| ·分组密码协处理器研究的背景及意义 | 第11页 |
| ·相关研究综述 | 第11-12页 |
| ·课题来源及主要研究内容 | 第12-14页 |
| 第二章 分组密码算法模块的设计 | 第14-27页 |
| ·分组密码算法的实现方式 | 第14-16页 |
| ·迭代分组密码的特点 | 第14页 |
| ·迭代分组密码的流水线实现 | 第14-15页 |
| ·迭代分组密码的迭代实现 | 第15页 |
| ·两种实现方式的对比选择 | 第15-16页 |
| ·AES 算法的硬件实现 | 第16-22页 |
| ·AES 算法简介 | 第16-19页 |
| ·AES 在FPGA 中的实现 | 第19-21页 |
| ·AES 在FPGA 中的实现结果 | 第21-22页 |
| ·3DES 算法的硬件实现 | 第22-25页 |
| ·DES、3DES 算法简介 | 第22-24页 |
| ·3DES 在FPGA 中的实现 | 第24页 |
| ·3DES 在FPGA 中的实现结果 | 第24-25页 |
| ·分组密码算法模块的外部接口和时序行为 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 协处理器体系结构的设计 | 第27-41页 |
| ·协处理器应用方式的建议 | 第27页 |
| ·控制通路的设计 | 第27-30页 |
| ·分层的控制结构 | 第27-28页 |
| ·Start-Done 控制协议 | 第28-29页 |
| ·控制过程详述 | 第29-30页 |
| ·数据通路的设计 | 第30-38页 |
| ·信号接口的配置参数 | 第30-31页 |
| ·协处理器的外部接口设计 | 第31-32页 |
| ·数据通路的体系结构 | 第32页 |
| ·数据通路模块的设计 | 第32-38页 |
| ·协处理器内部模块可重用性的证明 | 第38-39页 |
| ·AES-128 算法与3DES 算法的区别 | 第38页 |
| ·AES-128 与3DES 进行互换时需要修改的接口配置参数 | 第38-39页 |
| ·AES-128 与3DES 进行互换时需要修改的协处理器模块 | 第39页 |
| ·协处理器整体可重用性的证明 | 第39页 |
| ·本章小结 | 第39-41页 |
| 第四章 分组密码协处理器在密码卡中的应用 | 第41-53页 |
| ·密码卡硬件设计简介 | 第41-43页 |
| ·密码卡整体结构 | 第41页 |
| ·PCI 接口的实现 | 第41-42页 |
| ·密码功能的实现 | 第42-43页 |
| ·分组密码协处理器与PC19054 的接口 | 第43-47页 |
| ·PC19054 的局部端总线 | 第43-44页 |
| ·PC19054 局部端总线控制器的设计 | 第44-46页 |
| ·协处理器外部接口参数的配置 | 第46-47页 |
| ·FPGA 实现结果 | 第47页 |
| ·密码卡文件加/解密功能的主机软件设计 | 第47-52页 |
| ·软硬件逻辑的协同设计 | 第47-48页 |
| ·软硬件接口 | 第48页 |
| ·软件的实现 | 第48-52页 |
| ·本章小节 | 第52-53页 |
| 第五章 分组密码协处理器在片上系统中的初步应用 | 第53-65页 |
| ·片上系统设计概况 | 第53-54页 |
| ·分组密码协处理器与LEON2 的片上集成 | 第54-57页 |
| ·AHB 系统简介 | 第54-55页 |
| ·利用协处理器的外部接口特性快速实现AHB slave 控制器 | 第55页 |
| ·协处理器外部接口参数的配置 | 第55-56页 |
| ·协处理器地址空间的映射 | 第56-57页 |
| ·片上集成的FPGA 实现 | 第57页 |
| ·初步的嵌入式软件设计 | 第57-64页 |
| ·嵌入式软件功能的定义 | 第57-58页 |
| ·软硬件接口 | 第58-61页 |
| ·嵌入式软件功能的实现 | 第61-64页 |
| ·本章小节 | 第64-65页 |
| 结论 | 第65-66页 |
| 参考文献 | 第66-71页 |
| 攻读学位期间发表的论文 | 第71-72页 |
| 致谢 | 第72页 |
