AHB接口8051兼容处理器IP设计研究
| 致谢 | 第1-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 目次 | 第8-13页 |
| 1 绪论 | 第13-29页 |
| ·引言 | 第13-16页 |
| ·集成化发展趋势 | 第13-14页 |
| ·SoC与发计重用 | 第14-16页 |
| ·研究背景 | 第16-24页 |
| ·8位微控制器技术沿革 | 第18-19页 |
| ·8位微控制器内核与SoC | 第19-21页 |
| ·32位SoC总线规范 | 第21-23页 |
| ·代工厂工艺发展现状 | 第23-24页 |
| ·研究现状 | 第24-27页 |
| ·主要创新点 | 第27页 |
| ·论文结构 | 第27-29页 |
| 2 DW8051可配置IP核 | 第29-42页 |
| ·软核特性 | 第29-30页 |
| ·整体构架 | 第30-34页 |
| ·内核组成 | 第30页 |
| ·存储构架 | 第30-31页 |
| ·寄存器 | 第31-34页 |
| ·接口信号 | 第34页 |
| ·时序特性 | 第34-42页 |
| ·处理核心节拍 | 第34-35页 |
| ·SFR总线访存时序 | 第35页 |
| ·IRAM总线访存时序 | 第35-36页 |
| ·IROM总线访存时序 | 第36页 |
| ·MEM总线指令访问时序 | 第36-37页 |
| ·MEM总线数据访问时序 | 第37-38页 |
| ·复位信号时序 | 第38-40页 |
| ·中断响应时序 | 第40-42页 |
| 3 DW8051的扩展设计 | 第42-86页 |
| ·嵌入式FLASH程序存储器 | 第42-45页 |
| ·结构与时序设计 | 第42-44页 |
| ·硬件评估 | 第44-45页 |
| ·指令高速缓存 | 第45-59页 |
| ·性能提升的理论基础 | 第45-47页 |
| ·架构设计与评估 | 第47-56页 |
| ·结构设计 | 第56-57页 |
| ·硬件评估 | 第57-59页 |
| ·修改DW8051软核 | 第59-65页 |
| ·修改中断控制模块 | 第59-62页 |
| ·修改内置计时模块 | 第62-64页 |
| ·修改内置串口模块 | 第64-65页 |
| ·扩展AHB总线接口 | 第65-83页 |
| ·方案分析 | 第66-69页 |
| ·架构定义 | 第69-73页 |
| ·结构与时序设计 | 第73-81页 |
| ·硬件评估 | 第81-83页 |
| ·辅助电路设计 | 第83-84页 |
| ·门控技术完成处理器停顿 | 第83页 |
| ·复位电路设计 | 第83-84页 |
| ·封装而成的IP | 第84-86页 |
| 4 测试验证 | 第86-93页 |
| ·验证平台 | 第86-91页 |
| ·验证平台模块组成 | 第86-89页 |
| ·验证平台控制流程 | 第89-91页 |
| ·验证平台目录结构 | 第91页 |
| ·测试用例 | 第91-92页 |
| ·验证结果 | 第92-93页 |
| 5 总结与展望 | 第93-95页 |
| 参考文献 | 第95-99页 |
| 作者简历 | 第99页 |
